KR20010081557A - Apparatus for stabilizing sync signal of flat monitor - Google Patents
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Abstract
Description
본 발명은 모니터에 관한 것으로, 특히 평면 모니터의 동기신호 안정화 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to monitors and, more particularly, to a synchronization signal stabilization device for a flat panel monitor.
일반적으로 모니터는 연계 구성된 본체 즉, PC 또는 워크 스테이션의 비디오 카드로부터 전송되는 SVGA(800×600), XGA(1024×768), SXGA(1280×1024)등과 같은 영상모드의 영상신호를 일련의 신호처리를 거쳐 화면상에 디스플레이 하는 장치이다.In general, the monitor is a series of signals from the video mode such as SVGA (800 × 600), XGA (1024 × 768), SXGA (1280 × 1024) transmitted from the video card of the PC or workstation connected It is a device that displays on the screen after processing.
이러한 모니터는 음극선관을 사용하는 모니터로 출발하여 현대기술의 발전에 따른 표시기기의 대형화 추세에 따라 대형 모니터에 적합한 대표적인 평판 표시소자로서, LCD를 사용하는 디지털 방식 모니터가 상용화되어 가는 실정이다.Such a monitor starts with a cathode ray tube monitor and is a representative flat panel display device suitable for a large monitor in accordance with the trend of larger display devices according to the development of modern technology, and a digital monitor using an LCD is commercially available.
또한, 일반적인 모니터에서 정상적인 화상을 구현하기 위해서는 영상신호를 수평 및 수직 동기신호에 동기 시켜야한다. 이때 동기신호는 비디오 카드를 통해 R(적색)/G(녹색)/B(청색) 영상신호와 함께 전송되는데, 모니터의 경우 주로, R/G/B 영상신호중 녹색 영상신호에 실려 전송되므로 이를 SOG(Synchronous signal on Green)라 한다. 또한 비디오 카드의 특성에 따라 상기 SOG와 별도로 수평 및 수직 동기신호가 전송되는 경우도 있다.In addition, in order to realize a normal image in a general monitor, the video signal must be synchronized with the horizontal and vertical synchronization signals. In this case, the sync signal is transmitted together with the R (red) / G (green) / B (blue) video signal through the video card, and in the case of the monitor, it is mainly transmitted in the green video signal among the R / G / B video signals. It is called (Synchronous signal on Green). In addition, depending on the characteristics of the video card, horizontal and vertical synchronization signals may be transmitted separately from the SOG.
종래의 기술에 따른 모니터의 동기신호 처리장치는 도 1에 도시된 바와 같이, 각 제조업체의 규격을 맞추기 위한 각종 동기신호 형식 즉, SOG(Sync On Green) 신호 또는 복합 동기신호(Cs sync)가 입력되면 이를 분리하여 복합 동기신호와 수직 동기신호를 출력하고 수평 동기신호(H sync)와 수직 동기신호(V sync)가입력되면 그대로 출력하는 동기신호 처리부(1), 상기 동기신호 처리부(1)에서 출력된 동기신호의 주파수에 따라 영상모드 및 DPM 모드(Display Power Management Mode) 진행여부를 판단하고 해당 영상모드에 따른 신호처리동작이 이루어지도록 제어신호를 출력하는 마이컴(2), 상기 마이컴(2)의 제어신호에 따른 클럭펄스를 생성하고 클럭과 동기된 새로운 수평 동기신호를 생성하는 PLL(Phase Locked Loop)(3), 비디오 카드로부터 전송된 아날로그 R/G/B 영상신호를 상기 PLL(3)에서 출력되는 소정 샘플링 클럭에 따라 8비트 디지털 R/G/B 영상신호로 변환하는 A/D 변환기(4)와, 상기 A/D 변환기(4)에서 출력되는 디지털 R/G/B 영상신호를 프레임(Frame) 단위로 임시저장하기 위한 프레임 메모리(6)와, 상기 PLL(3)에서 공급되는 클럭 펄스를 이용하여 상기 마이컴(2)의 제어신호에 따라 상기 A/D 컨버터(4)에서 출력되는 디지털 R/G/B 영상신호를 프레임(Frame) 단위로 크기 조정을 수행하는 스케일러(5)와, 상기 스케일러(5)에서 출력되는 디지털 R/G/B 영상신호를 디스플레이하는 LCD 모듈(7)로 구성된다.As shown in FIG. 1, a synchronization signal processing apparatus for a monitor according to the related art is provided with various synchronization signal formats, that is, a SOG (Sync On Green) signal or a composite sync signal (Cs sync), to meet the specifications of each manufacturer. In this case, the synchronous signal processing unit 1 and the synchronous signal processing unit 1 output a complex synchronous signal and a vertical synchronous signal and output the same when the horizontal synchronous signal H sync and the vertical synchronous signal V sync are input. The microcomputer 2 and the microcomputer 2 that determine whether the video mode and the DPM mode (Display Power Management Mode) proceed according to the frequency of the output synchronization signal, and output a control signal to perform a signal processing operation according to the video mode. PLL (Phase Locked Loop) (3) for generating a clock pulse according to the control signal of the control signal and generating a new horizontal synchronizing signal synchronized with a clock, and converting an analog R / G / B video signal transmitted from a video card into the PLL ( An A / D converter 4 for converting an 8-bit digital R / G / B video signal according to a predetermined sampling clock output from 3) and a digital R / G / B video output from the A / D converter 4; The A / D converter 4 according to a control signal of the microcomputer 2 using a frame memory 6 for temporarily storing a signal in units of frames and a clock pulse supplied from the PLL 3. A scaler 5 for resizing the digital R / G / B video signal output from the frame unit in units of frames and an LCD module for displaying the digital R / G / B video signal output from the scaler 5 It consists of (7).
이와 같이 구성된 종래기술의 동기신호 처리동작을 설명하면 다음과 같다.Referring to the synchronization signal processing operation of the prior art configured as described above is as follows.
먼저, 상기 동기신호 검출부(1)로 입력되는 신호의 형태는 수평/수직 분리신호, CS(Composite Sync) 및 SOG 신호가 입력되어지는데, SOG 또는 복합 동기신호(C Sync)가 입력되면 도 2a 및 도 2b에 도시된 바와 같이 수평/수직 동기신호(H/V Sync)가 출력된다.First, the signal input to the synchronization signal detection unit 1 is a horizontal / vertical separation signal, CS (Composite Sync) and SOG signal is input, when the SOG or composite sync signal (C Sync) is input to Figure 2a and As shown in FIG. 2B, a horizontal / vertical synchronization signal (H / V Sync) is output.
즉, SOG 또는 C 신호가 입력되면 상기 동기신호 검출부(1)에서는 도 2a 및 도 2b에 도시한 바와 같이 수직 동기신호(V-Sync)가 수평 동기신호(H-Sync)보다 소정클럭 딜레이되어 출력됨을 알 수 있다.That is, when the SOG or C signal is input, as shown in FIGS. 2A and 2B, the sync signal detector 1 outputs a vertical clock signal V-Sync delayed by a predetermined clock than the horizontal sync signal H-Sync. It can be seen that.
한편, 수평/수직 동기신호가 분리되어 상기 동기신호 검출부(1)에 입력되면 도 3a 및 도 3b에 도시된 바와 같이 수평/수직 동기신호가 동시에 출력되며, 지터(jitter)등의 이유로 파형이 흔들릴 경우 도 3c에 도시된 바와 같이 소정의 위상차가 발생된다.On the other hand, when the horizontal / vertical sync signal is separated and input to the sync signal detector 1, the horizontal / vertical sync signals are simultaneously output as shown in FIGS. 3A and 3B, and the waveform may be shaken for reasons such as jitter. In this case, a predetermined phase difference is generated as shown in FIG. 3C.
이어서 마이컴(2)은 상기 동기신호 처리부(1)에서 출력된 동기신호의 주파수에 따라 영상모드 및 DPM 모드 진행여부를 파악하고 그에 따른 샘플링 클럭이 스케일러(4)에 공급될 수 있도록 PLL(3)에 제어신호를 출력한다.Subsequently, the microcomputer 2 determines whether the image mode and the DPM mode are in progress according to the frequency of the synchronization signal output from the synchronization signal processing unit 1, and the sampling clock corresponding thereto may be supplied to the scaler 4. The control signal is output to.
따라서 상기 PLL(3)은 마이컴(2)의 제어신호에 따라 상기 XGA 영상신호를 샘플링하기 위한 95MHz의 샘플링 클럭을 수평 동기신호 타이밍에 맞도록 발생시켜 상기 A/D 컨버터(4)로 출력하고, 상기 A/D 컨버터(4)에서는 이에 상응하는 디지털 샘플링을 수행함으로서 8비트 디지털 R/G/B 영상신호를 출력한다.Accordingly, the PLL 3 generates a 95 MHz sampling clock for sampling the XGA video signal according to the control signal of the microcomputer 2 so as to match the horizontal synchronization signal timing, and outputs the same to the A / D converter 4. The A / D converter 4 outputs an 8-bit digital R / G / B video signal by performing digital sampling corresponding thereto.
이어서 스케일러(5)는 상기 A/D 변환기(4)의 출력을 마이컴(2)의 제어신호에 따라 XGA 해상도에 맞는 프레임 단위로 프레임 메모리(6)에 저장하였다가 LCD 모듈(7)로 출력한다.Subsequently, the scaler 5 stores the output of the A / D converter 4 in the frame memory 6 in frame units suitable for the XGA resolution according to the control signal of the microcomputer 2 and outputs it to the LCD module 7. .
따라서 LCD 모듈(7)은 상기 스케일러(5)에서 출력된 8비트 디지털 R/G/B 영상을 데이터 이네이블(D/E) 및 외부 클럭(OUT CLK)에 따라 인식하고 수평/수직 동기신호에 맞도록 디스플레이 한다.Therefore, the LCD module 7 recognizes the 8-bit digital R / G / B image output from the scaler 5 according to the data enable (D / E) and the external clock (OUT CLK) and applies the horizontal / vertical synchronization signal. Display to match.
이상에서 설명한 바와 같이 종래 기술에 따른 평면 모니터는 수평/수직 동기신호의 분리신호 입력시 수평 동기신호의 지터(Jitter)등으로 인해 수직 떨림 현상이 발생되는 문제점이 있었다.As described above, the flat panel monitor according to the prior art has a problem in that vertical shaking occurs due to jitter of the horizontal synchronization signal when the separation signal of the horizontal / vertical synchronization signal is input.
본 발명은 이러한 문제점을 해결하기 위해 안출한 것으로, 수직 동기신호를 소정클럭 딜레이 시켜 동기신호 검출부에 입력하여 수직 떨림 현상을 미연에 방지할 수 있도록 한 평면 모니터의 동기신호 안정화 장치를 제공하는데 그 목적이 있다.An object of the present invention is to provide a synchronization signal stabilization device for a flat panel monitor which prevents vertical shaking by inputting the synchronization signal detection unit by delaying the vertical synchronization signal by a predetermined clock. There is this.
도 1은 종래 기술에 따른 평면 모니터의 동기 안정화 장치를 나타낸 도면1 is a view showing a synchronous stabilization device of a flat panel monitor according to the prior art
도 2a 및 도 2c는 에스오지신호 입력시의 수평/수직 동기신호를 나타낸 파형도2A and 2C are waveform diagrams showing a horizontal / vertical synchronization signal at the time of inputting an S-OG signal;
도 3a 내지 도 3c는 분리신호 입력시의 수평/수직 동기신호를 나타낸 파형도3A to 3C are waveform diagrams showing a horizontal / vertical synchronization signal at the time of separate signal input;
도 4는 본 발명에 따른 평면 모니터의 동기 안정화 장치를 나타낸 도면4 is a view showing a synchronous stabilization device of a flat panel monitor according to the present invention;
도 5는 도 4에 도시된 동기신호 검출부에서 출력되는 수평/수직 동기신호를 나타낸 파형도FIG. 5 is a waveform diagram illustrating a horizontal / vertical sync signal output from the sync signal detector illustrated in FIG. 4.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
10 : 수직 동기신호 처리부 11 : 딜레이부10 vertical synchronization signal processing unit 11 delay unit
12 : 버퍼 20 : 동기신호 검출부12 buffer 20 sync signal detector
30 : 마이컴 40 : PLL30: micom 40: PLL
50 : A/D 컨버터 60 : 스케일러50: A / D converter 60: scaler
70 : 프레임 메모리 80 : LCD 모듈70: frame memory 80: LCD module
이와 같은 목적을 달성하기 위한 본 발명에 따른 모니터의 동기신호 안정화 장치는 평면 모니터에서, 수직 동기신호(V-Sync)를 입력받아 소정클럭 딜레이시켜 출력하는 수직 동기신호 처리부와, 수평 동기신호, 에스오지(SOG) 신호 및 상기 수직 동기신호 처리부에서 출력되는 수직 동기신호를 입력받아 수평/수직 동기신호를 검출하는 동기신호 검출부와, 상기 동기신호 검출부에서 검출된 수평 및 수직 동기신호의 주파수에 따라 영상모드를 판별하고 그 영상모드에 따른 신호처리동작이 이루어지도록 제어신호를 출력하는 마이컴과, 상기 마이컴의 제어신호에 따른 클럭을 발생하는 PLL과, 상기 PLL에서 공급되는 클럭 펄스를 이용하여 상기 마이컴의 제어신호에 따라 디지털 R/G/B 영상신호를 프레임(Frame) 단위로 크기 조정을 수행하는 스케일러를 포함하여 구성되는데 그 특징이 있다.The synchronization signal stabilization apparatus of the monitor according to the present invention for achieving the above object is a vertical synchronization signal processing unit for receiving a vertical clock signal (V-Sync) delayed and outputs a predetermined clock in a flat panel monitor, horizontal synchronization signal, S A sync signal detector that receives a SOG signal and a vertical sync signal output from the vertical sync signal processor, and detects a horizontal / vertical sync signal, and an image according to the frequency of the horizontal and vertical sync signals detected by the sync signal detector The microcomputer determines a mode and outputs a control signal to perform a signal processing operation according to the video mode, a PLL generating a clock according to the control signal of the microcomputer, and a clock pulse supplied from the PLL. And a scaler for resizing the digital R / G / B video signal in units of frames according to the control signal. There is a configuration that is characterized.
이하, 첨부된 도면을 참조하여 본 발명에 따른 평면 모니터의 동기신호 안정화 장치를 보다 상세히 설명하면 다음과 같다.Hereinafter, a synchronization signal stabilization apparatus of a flat panel monitor according to the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 평면 모니터의 동기신호 안정화 장치를 나타낸 회로도이고, 도 5a는 도 4에 도시된 수직 동기신호 처리부의 출력신호를 나타낸 파형도이고, 도 5b는 도 4에 도시된 동기신호 검출부로 입력되는 수평 동기신호를 나타낸 파형도이다.FIG. 4 is a circuit diagram illustrating a synchronizing signal stabilization apparatus of a flat panel monitor according to the present invention. FIG. 5A is a waveform diagram illustrating an output signal of the vertical synchronizing signal processor shown in FIG. 4, and FIG. 5B is a synchronizing signal shown in FIG. 4. A waveform diagram showing a horizontal synchronizing signal input to the detection unit.
본 발명에 따른 평면 모니터의 동기신호 안정화 장치는 도 4에 도시된 바와 같이, 수직 동기신호(V-Sync)를 입력받아 소정클럭 딜레이시켜 출력하는 수직 동기신호 처리부(10)와, 수평 동기신호(H-Sync), 에스오지(SOG) 신호 및 상기 수직 동기신호 처리부(10)에서 출력되는 수직 동기신호(V-Sync)를 입력받아 수평/수직 동기신호를 검출하는 동기신호 검출부(20)와, 상기 동기신호 검출부(20)에서 검출된 수평 및 수직 동기신호의 주파수에 따라 영상모드를 판별하고 그 영상모드에 따른 신호처리동작이 이루어지도록 제어신호를 출력하는 마이컴(30)과, 상기 마이컴의 제어신호에 따른 클럭을 발생하는 PLL(40)과, 비디오 카드로부터 전송된 아날로그 R/G/B 영상신호를 상기 PLL(40)에서 출력되는 소정 샘플링 클럭에 따라 8비트 디지털 R/G/B 영상신호로 변환하는 A/D 변환기(50)와, 상기 A/D 변환기(50)에서 출력되는 디지털 R/G/B 영상신호를 프레임(Frame) 단위로 임시저장하기 위한 프레임 메모리(70)와, 상기 PLL(40)에서 공급되는 클럭 펄스를 이용하여 상기 마이컴(30)의 제어신호에 따라 상기 A/D 컨버터(50)에서 출력되는 디지털 R/G/B 영상신호를 프레임(Frame) 단위로 크기 조정을 수행하는 스케일러(60)와, 상기 스케일러(60)에서 출력되는 디지털 R/G/B 영상신호를 디스플레이 하는 LCD 모듈(80)로 구성된다.As shown in FIG. 4, the apparatus for stabilizing a synchronizing signal of a flat panel monitor according to the present invention includes a vertical synchronizing signal processing unit 10 for receiving a vertical synchronizing signal (V-Sync) and outputting a predetermined clock delay and a horizontal synchronizing signal ( A sync signal detector 20 for receiving a horizontal sync signal and a vertical sync signal V-sync output from the vertical sync signal processor 10; The microcomputer 30 determines the video mode according to the frequency of the horizontal and vertical sync signals detected by the sync signal detector 20, and outputs a control signal to perform a signal processing operation according to the video mode. 8-bit digital R / G / B video signal according to a predetermined sampling clock output from the PLL 40 and the analog R / G / B video signal transmitted from the video card. To A / D Converter 50), a frame memory 70 for temporarily storing digital R / G / B video signals output from the A / D converter 50 in units of frames, and a clock supplied from the PLL 40. A scaler 60 for resizing the digital R / G / B video signal output from the A / D converter 50 in units of frames according to a control signal of the microcomputer 30 using pulses; The LCD module 80 displays a digital R / G / B video signal output from the scaler 60.
여기서 상기 수직 동기신호 처리부(10)는 상기 수직 동기신호(V-Sync) 신호를 입력받아 소정클럭 딜레이시키는 딜레이부(11)와, 상기 딜레이부(11)에서 딜레이된 수직 동기신호(V-Sync)를 안정화시켜 상기 동기신호 검출부(20)로 출력하는 버퍼(12)로 구성된다.Here, the vertical synchronization signal processing unit 10 receives the vertical synchronization signal (V-Sync) signal and a delay unit 11 for delaying a predetermined clock, and the vertical synchronization signal V-Sync delayed by the delay unit 11. It is composed of a buffer 12 is stabilized and output to the synchronization signal detector 20.
또한 상기 딜레이부(11)는 상기 수직 동기신호(V-Sync)를 입력받는 제 1 저항(R1)과, 상기 제 1 저항(R1)에 병렬 접속한 제 2 저항(R2)과, 상기 제 2 저항(R2)에 병렬 접속한 캐패시터(C1)로 구성된다.In addition, the delay unit 11 may include a first resistor R1 receiving the vertical synchronization signal V-Sync, a second resistor R2 connected in parallel to the first resistor R1, and the second resistor R2. It consists of the capacitor C1 connected in parallel with the resistor R2.
한편 상기 버퍼(12)는 상기 제 1 저항(R1)을 통해 입력되는 신호를 베이스로 인가받아 도통하는 트랜지스터(Q1)와, 상기 트랜지스터(Q1)의 에미터에 연결되는 제 3 저항(R3)과, 상기 제 3 저항(R3)에 병렬 연결된 제 4 저항(R4)과, 상기 제 4 저항(R4)에 병렬 접속한 제 5 저항(R5)으로 구성된다.On the other hand, the buffer 12 is a transistor (Q1) is applied to receive the signal input through the first resistor (R1) as a base and the third resistor (R3) connected to the emitter of the transistor (Q1) and And a fourth resistor R4 connected in parallel to the third resistor R3, and a fifth resistor R5 connected in parallel to the fourth resistor R4.
이와 같이 구성된 모니터의 동기신호 안정화 장치의 동작을 설명하면 다음과 같다.The operation of the synchronization signal stabilization apparatus of the monitor configured as described above is as follows.
먼저, 수직 동기신호(V-Sync)를 입력받은 수직 동기신호 처리부(10)의 딜레이부(11)에서는 상기 제 1 저항(R1) 및 제 2 저항(R2)과 캐패시터(C1)의 시정수에 의해 결정된 딜레이 시간에 따라 상기 수직 동기신호(V-Sync)를 딜레이시킨다.First, in the delay unit 11 of the vertical synchronization signal processing unit 10 receiving the vertical synchronization signal V-Sync, the time constants of the first resistor R1, the second resistor R2, and the capacitor C1 are applied. The vertical synchronization signal V-Sync is delayed according to the delay time determined by the delay time.
그리고, 상기 딜레이부(11)에서 딜레이된 수직 동기신호(V-Sync)는 시간경과에 따라 전압 레벨이 저하되는 경우가 발생되므로, 상기 버퍼(12)를 통과하여 일정레벨을 유지시켜 상기 동기신호 검출부(20)로 출력한다.In addition, the vertical synchronization signal V-Sync delayed by the delay unit 11 may cause a voltage level to decrease with time, and thus, the synchronization signal may be maintained by passing through the buffer 12 to maintain a constant level. Output to the detector 20.
따라서, 상기 동기신호 검출부(20)에는 도 5a 및 도 5b에 도시된 바와 같이, 수평/수직 동기신호가 동시에 입력되지 않고, 소정의 딜레이 타임을 거친 수직 동기신호가 수평 동기신호와 엇갈려 입력되므로 상기 동기신호 검출부(20)에서는 수평 동기신호의 이상여부가 관계없이 수직 동기신호를 검출할 수 있다.Accordingly, as shown in FIGS. 5A and 5B, the synchronization signal detection unit 20 does not simultaneously input a horizontal / vertical synchronization signal, but a vertical synchronization signal that passes through a predetermined delay time is input alternately with the horizontal synchronization signal. The synchronization signal detector 20 may detect the vertical synchronization signal regardless of whether the horizontal synchronization signal is abnormal.
이어서 상기 마이컴(30)은 입력 영상신호의 해상도가 모니터에서 지원하는 해상도 이하인 경우 예를 들어, 모니터가 XGA(1024×768)급이고 입력된 영상신호가 XGA인 경우 사용자에 의해 설정된 해상도에 상응하는 디지털 변환이 이루어지도록 A/D 변환기(50)의 샘플링 클럭을 설정하기 위한 제어신호를 PLL(40)에 인가한다.Subsequently, when the resolution of the input video signal is less than the resolution supported by the monitor, the microcomputer 30 corresponds to the resolution set by the user when the monitor is XGA (1024 × 768) level and the input video signal is XGA. A control signal for setting the sampling clock of the A / D converter 50 is applied to the PLL 40 so that digital conversion is performed.
따라서 상기 PLL(40)은 마이컴(30)의 제어신호에 따라 상기 XGA 영상신호를 샘플링하기 위한 95MHz의 샘플링 클럭을 수평 동기신호 타이밍에 맞도록 발생시켜 상기 A/D 컨버터(50)로 출력하고, 상기 A/D 컨버터(50)에서는 이에 상응하는 디지털 샘플링을 수행함으로서 8비트 디지털 R/G/B 영상신호를 출력한다.Therefore, the PLL 40 generates a 95 MHz sampling clock for sampling the XGA video signal according to the control signal of the microcomputer 30 to match the horizontal synchronization signal timing, and outputs the same to the A / D converter 50. The A / D converter 50 outputs an 8-bit digital R / G / B video signal by performing digital sampling corresponding thereto.
이어서 스케일러(60)는 상기 A/D 변환기(50)의 출력을 마이컴(30)의 제어신호에 따라 XGA 해상도에 맞는 프레임 단위로 프레임 메모리(70)에 저장하였다가 LCD 모듈(80)로 출력한다.Subsequently, the scaler 60 stores the output of the A / D converter 50 in the frame memory 70 in frame units suitable for the XGA resolution according to the control signal of the microcomputer 30 and outputs the same to the LCD module 80. .
따라서 LCD 모듈(80)은 상기 스케일러(60)에서 출력된 8비트 디지털 R/G/B 영상을 데이터 이네이블(D/E) 및 외부 클럭(OUT CLK)에 따라 인식하고 수평/수직 동기신호에 맞도록 디스플레이한다.Therefore, the LCD module 80 recognizes the 8-bit digital R / G / B image output from the scaler 60 according to the data enable (D / E) and the external clock (OUT CLK) and applies the horizontal / vertical synchronization signal. Display to match.
이상에서 설명한 바와 같이 본 발명에 따른 모니터의 동기신호 안정화 장치는 수직 동기신호를 소정시간 딜레이시킨 후 수평 동기신호와 시간차를 두고 입력함으로써 수평 동기신호의 지터(Jitter)등에 의해 발생되는 수직 떨림 현상을 미연에 방지할 수 있는 효과가 있다.As described above, the synchronization signal stabilization apparatus of the monitor according to the present invention delays the vertical synchronization signal by a predetermined time and inputs the horizontal synchronization signal at a time difference to prevent vertical vibration caused by jitter or the like of the horizontal synchronization signal. There is an effect that can be prevented in advance.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100830457B1 (en) * | 2002-02-08 | 2008-05-20 | 엘지전자 주식회사 | Image Decoder of Image Processor System |
-
2000
- 2000-02-16 KR KR1020000007358A patent/KR20010081557A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100830457B1 (en) * | 2002-02-08 | 2008-05-20 | 엘지전자 주식회사 | Image Decoder of Image Processor System |
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