KR20010079373A - Power amplifier by using linearizing capacitor - Google Patents

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Abstract

PURPOSE: A power amplifying circuit is provided, in which a linearizing capacitor is arranged at the base terminal of the active transistor for bias, to thereby increase power gain, output power and power efficiency of the amplifier, and prevent attenuation of radio frequency signal. CONSTITUTION: A power amplifying circuit amplifies a radio frequency input signal by using a signal amplifying transistor(10) and a biasing transistor(20). The biasing transistor has a base terminal to which a linearizing capacitor(27) is connected in parallel, thus shorting the base-emitter terminal of the biasing transistor in the radio frequency and lowering the impedance to the biasing transistor circuit. When the radio frequency input signal increases, insertion of the radio frequency input signal in the direction of the biasing transistor increases, thus decreasing electric potential of the base-emitter terminal of the biasing transistor. As a consequence, decrease in the voltage of the base-emitter terminal of the signal amplifying transistor is compensated, thereby amplifying the output power in a linear manner.

Description

선형화기 커패시터를 이용한 전력증폭회로{POWER AMPLIFIER BY USING LINEARIZING CAPACITOR}Power amplifier circuit using linearizer capacitors {POWER AMPLIFIER BY USING LINEARIZING CAPACITOR}

본 발명은 선형화기 커패시터를 이용한 전력증폭회로에 관한 것으로, 특히 신호증폭용 트랜지스터와 그 바이어스를 위한 액티브 트랜지스터의 베이스 단에 선형화기 커패시터를 추가하여 출력 파워를 선형적으로 증폭할 수 있도록 하는 전력증폭회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power amplifier circuit using a linearizer capacitor. In particular, a power amplifier for linearly amplifying output power by adding a linearizer capacitor to a base stage of a signal amplifier transistor and an active transistor for bias thereof is provided. It is about a circuit.

통상적으로, 전력 증폭기는 높은 출력의 파워를 선형적으로 증폭해주어야 올바르게 증폭된다고 말할 수 있다. 즉 전력 증폭기가 높은 파워 효율을 갖고 있어야만 전력 증폭기에 의해 동작되는 배터리의 사용 수명을 증가시킬 수 있는 것이다.Typically, a power amplifier can be said to be amplified correctly only by linearly amplifying the high output power. In other words, the power amplifier must have high power efficiency to increase the service life of the battery operated by the power amplifier.

다시 말해서, 전력 증폭기의 출력을 높게 증폭한다 하더라도 선형적으로 증폭되지 못한다면, 인접된 주파수 대역에 대해서 원하지 않는 변조간의 왜곡을 일으키게 되는 문제점을 갖고 있는 것이다.In other words, even if the output of the power amplifier is amplified high, if it is not linearly amplified, there is a problem of causing distortion between unwanted modulations for adjacent frequency bands.

이에 따라, 전력 증폭기의 높은 효율 특성을 갖으면서 고출력 파워를 선형적으로 증폭시키는 다수의 선형화 증폭 방법을 선보이게 된다.Accordingly, a number of linearized amplification methods for linearly amplifying high output power with high efficiency characteristics of the power amplifier will be introduced.

상술한 선형화 증폭 방법으로, 백-오프 방법, 피드-포워드 방법, 프리디스토션 방법 등이 있다.Examples of the linearization amplification method described above include a back-off method, a feed-forward method, a predistortion method, and the like.

그중 백-오프 방법은 선형성을 확보하기 위해 최대 출력 파워를 몇 데시벨(decibel) 백-오프 시키는 방법인데, 이 방법의 경우 최대 출력 파워에서 가장 큰 효율을 얻을 수 있는데, 몇 데시벨 낮추어서 사용하므로 증폭기의 효율이 낮아지게 되므로 좋은 방법이라 할 수 없다.Among them, the back-off method is to decibel the maximum output power by several decibels to ensure linearity. In this case, the maximum efficiency can be obtained at the maximum output power. This is not a good way because the efficiency is lowered.

그리고, 피드-포워드 방법은 신호의 경로를 둘로 나누어 마지막 출력에서 신호의 왜곡을 제거시키는 방법인데, 이 방법의 경우 선형성 개선 효과는 크지만 양 신호 경로의 릴레이를 정확히 맞추어야 하는 문제가 있고, 회로가 복잡할 뿐만 아니라 외부 회로가 필요함에 따라 실제 제품화하기에는 적합하지 않으며, 또한 칩 내장형으로도 집적이 불가능한 문제가 있다.In addition, the feed-forward method divides the signal path into two and removes the distortion of the signal from the final output. In this case, the linearity improvement effect is great, but there is a problem in that the relays of both signal paths must be exactly matched. Not only is it complicated, but it is not suitable for actual production due to the need for external circuits, and there is a problem that it is impossible to integrate even with an embedded chip.

또한, 프리디스토션 방법은 출력 파워가 비 선형적인 고주파 증폭기의 특성을 보정하기 위해 증폭되기 전의 신호를 미리 역으로 왜곡시키는 방법인데, 이 방법의 경우, 회로가 간단하여 칩 내장형으로 집적이 가능하고 회로가 차지하는 면적이 크지 않아서 소형, 경량, 저가로 제작이 가능하지만 선형성 개선 효과가 크지 않고, 고주파 신호의 감쇄(삽입손실)가 존재하게 되는 문제가 있었다.In addition, the predistortion method is a method of distorting the signal before the amplification in advance in order to correct the characteristics of the non-linear high-frequency amplifier. In this case, the circuit is simple, and the integrated circuit can be integrated into the chip. Although the area occupied is not large, it can be manufactured in a small size, light weight, and low cost, but there is a problem in that the linearity improvement effect is not large and there is attenuation (insertion loss) of the high frequency signal.

따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 신호증폭용 트랜지스터와 그 바이어스를 위한 액티브 트랜지스터의 베이스 단에 선형화기 커패시터를 추가하여 고주파 입력 신호가 증가하여 입력될 경우에도 신호증폭용 트랜지스터의 베이스-에미터 단의 감소되는 전압 특성을 보상해주어 출력 파워를 선형적으로 증폭할 수 있도록 하는 선형화기 커패시터를 이용한 전력증폭회로를 제공함에 있다.Accordingly, the present invention has been made to solve the above-described problems, and its object is to add a linearizer capacitor to the base stage of the signal amplification transistor and the active transistor for the bias, even when the high frequency input signal is increased and input. The present invention provides a power amplification circuit using a linearizer capacitor that compensates for a reduced voltage characteristic of a base-emitter stage of a signal amplification transistor to linearly amplify output power.

상술한 목적을 달성하기 위한 본 발명에서 선형화기 커패시터를 이용한 전력증폭회로는 바이어스용 트랜지스터의 베이스 단에 선형화기 커패시터를 병렬로 연결시킴으로서 고주파에서 바이어스용 트랜지스터의 베이스-에미터 단이 커패시터를 통해 단락 되어 바이어스용 트랜지스터 회로로의 임피던스를 낮추게 함에 따라 고주파 입력 신호가 증가하여 입력될 경우, 임피던스가 낮추어진 바이어스용 트랜지스터 방향으로 고주파 입력 신호가 많이 삽입되어 바이어스용 트랜지스터의 베이스-에미터 단의 전위가 줄어들어 신호증폭용 트랜지스터의 베이스-에미터 단의 전압이 감소되는 특성을 보상해 주어 출력 파워를 선형적으로 증폭하도록 하는 것을 특징으로 한다.In the present invention for achieving the above object, the power amplifier circuit using the linearizer capacitor is connected to the base terminal of the bias transistor in parallel by connecting the linearizer capacitor in parallel to the base-emitter stage of the bias transistor at high frequency short-circuited through the capacitor When the high frequency input signal is increased as the impedance to the bias transistor circuit is lowered, the high frequency input signal is inserted into the bias transistor with the lower impedance, thereby increasing the potential of the base-emitter stage of the bias transistor. It reduces the voltage of the base-emitter stage of the signal amplification transistor is reduced to compensate for the characteristic to linearly amplify the output power.

도 1은 본 발명에 따른 선형화기 커패시터를 이용한 전력증폭회로에 대한 도면이고,1 is a diagram of a power amplifier circuit using a linearizer capacitor according to the present invention,

도 2는 본 발명에 따른 신호증폭용 트랜지스터의 베이스-에미터 단의 전압과 바이어스용 트랜지스터로의 삽입 손실에 대하여 도시한 도면이며,FIG. 2 is a diagram illustrating the voltage at the base-emitter stage and the insertion loss into the bias transistor of the signal amplifying transistor according to the present invention.

도 3은 본 발명에 따른 파워 이득 및 위상 왜곡에 대하여 도시한 도면이며,3 is a diagram illustrating power gain and phase distortion according to the present invention;

도 4는 본 발명에 따른 출력 파워 및 파워 효율에 대하여 도시한 도면이다.4 is a diagram illustrating output power and power efficiency according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 신호증폭용 트랜지스터(Q1) 20 : 바이어스용 트랜지스터(Q2)10: signal amplification transistor Q1 20: bias transistor Q2

27 : 선형화기 커패시터(C1)27: linearizer capacitor (C1)

이하, 첨부된 도면을 참조하여 본 발명에 따른 일 실시예를 상세하게 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment according to the present invention.

도 1은 본 발명에 따른 선형화기 커패시터를 이용한 전력증폭회로에 대한 도면으로서, 신호증폭용 트랜지스터(Q1)(10) 및 바이어스용 트랜지스터(Q2)(20)를 포함한다.1 is a diagram of a power amplifier circuit using a linearizer capacitor according to the present invention, and includes a signal amplifier transistor (Q1) 10 and a bias transistor (Q2) 20.

신호증폭용 트랜지스터(Q1)(10)는 전원(Vcc)에 의해 동작된 후, 베이스(base) 단을 통해 제공되는 고주파(Radio Frequency) 입력 신호를 증폭시켜 콜렉터(collect) 단을 통해 증폭된 고주파 출력 신호를 제공하는 트랜지스터로서, 신호증폭용 트랜지스터(Q1)(10)의 베이스 단으로 입력되는 고주파 입력 신호가 증가하여 입력될 경우, 임피던스가 낮은 바이어스용 트랜지스터(Q2)(20) 방향으로 고주파 입력 신호가 많이 삽입되어 신호증폭용 트랜지스터(Q1)(10)의 베이스-에미터 전압이 감소하게 되는 특성을 보상할 수 있는 것이다. 여기서, 바이어스용 트랜지스터(Q2)(20)의 베이스 전압이 일정하게 유지, 즉 바이어스용 트랜지스터(Q2)(20)의 베이스 전류가 두 개의 다이오드(D1,D2)(23,25)에 흐르는 전류에 비해 아주 작아서 저항(R1)(21)에 흐르는 전류는 거의 일정하게 유지됨에 따라 신호증폭용 트랜지스터(Q1)(10)의 베이스-에미터 전압이 감소하게 되는 특성을 보상할 수 있는 것이다.The signal amplifying transistor (Q1) 10 is operated by a power supply (Vcc), and then amplified a radio frequency input signal provided through a base stage and amplified by a collector stage. As a transistor providing an output signal, when the high frequency input signal inputted to the base terminal of the signal amplifying transistor (Q1) 10 is increased and input, the high frequency input is directed toward the bias transistor (Q2) 20 having a low impedance. A large number of signals can be inserted to compensate for the characteristic that the base-emitter voltage of the signal amplification transistor (Q1) 10 is reduced. Here, the base voltage of the bias transistors (Q2) 20 is kept constant, that is, the base current of the bias transistors (Q2) 20 is applied to the current flowing through the two diodes (D1, D2) (23, 25). In comparison, the current flowing through the resistors R1 and 21 is almost constant, thereby compensating for the characteristic that the base-emitter voltage of the signal amplification transistors Q1 and 10 decreases.

바이어스용 트랜지스터(Q2)(20)는 전원(Vref)에 의해 동작되며, 신호증폭용트랜지스터(Q1)의 바이어스를 위한 액티브 트랜지스터로서, 바이어스용 트랜지스터(Q2)(20)의 베이스 단에 선형화기 커패시터(C1)(27)를 병렬로 연결시켜 바이어스용 트랜지스터(Q2)(20)의 베이스-에미터 단을 고주파에서 단락시킴에 따라 신호증폭용 트랜지스터(Q1)(10)의 베이스 단으로 입력되는 고주파 입력 신호의 일부가 바이어스용 트랜지스터(Q2)(20) 방향으로 선형화기 커패시터(C1)(27)가 없는 경우에 비해서 더 많이 삽입되어 결국 임피던스를 낮추게 된다. 하지만 여기서, 바이어스용 트랜지스터(Q2)(20) 방향으로 삽입되는 양이 아주 작아서 삽입손실을 무시할 정도이다.The bias transistor (Q2) 20 is operated by a power supply (Vref), and is an active transistor for biasing the signal amplifying transistor (Q1), a linearizer capacitor at the base end of the bias transistor (Q2) 20. (C1) (27) are connected in parallel to short-circuit the base-emitter stages of the bias transistors (Q2) 20 at high frequency so that the high frequency input to the base stage of the signal amplification transistor (Q1) 10 is performed. Part of the input signal is more inserted in the bias transistor (Q2) 20 direction than the case without the linearizer capacitor (C1) (27), resulting in lower impedance. However, the insertion amount in the bias transistor (Q2) 20 direction is so small that the insertion loss is negligible.

상술한 구성을 바탕으로, 본 발명에 따른 선형화기 커패시터를 이용한 전력증폭회로의 동작을 보다 상세하게 설명한다.Based on the above configuration, the operation of the power amplifier circuit using the linearizer capacitor according to the present invention will be described in more detail.

먼저, 바이어스용 트랜지스터(Q2)(20)의 베이스 단에 선형화기 커패시터(C1)(27)를 병렬로 연결시켜 바이어스용 트랜지스터(Q2)(20)의 베이스-에미터 단을 고주파에서 단락시킨다.First, the linearizer capacitors C1 27 are connected in parallel to the base end of the bias transistor Q2 20 to short-circuit the base-emitter end of the bias transistor Q2 20 at high frequency.

바이어스용 트랜지스터(Q2)(20)의 베이스-에미터 단이 단락됨에 따라 신호증폭용 트랜지스터(Q1)(10)의 베이스 단으로 입력되는 고주파 입력 신호의 일부가 바이어스용 트랜지스터(Q2)(20) 방향으로 더 많이 삽입되어 결국 바이어스용 트랜지스터(Q2)(20)의 베이스-에미터 단의 임피던스를 낮추게 된다. 여기서, 선형화기 커패시터(C1)(27) 값이 클수록 바이어스용 트랜지스터(Q2)(20)로의 임피던스가 낮아지게 됨에 따라 6㎊의 선형화기 커패시터(C1)(27)를 사용한다.As the base-emitter stage of the bias transistor (Q2) 20 is shorted, a part of the high frequency input signal inputted to the base stage of the signal amplification transistor (Q1) 10 is biased (B) (Q2) (20). More is inserted into the direction, thereby lowering the impedance of the base-emitter stage of the bias transistor (Q2) 20. Here, as the value of the linearizer capacitor C1 27 increases, the impedance to the bias transistor Q2 20 decreases, so that the linearizer capacitor C1 27 of 6 1 is used.

이때, 신호증폭용 트랜지스터(Q1)(10)의 베이스 단으로 입력되는 고주파 입력 신호가 증가하여 입력될 경우, 임피던스가 낮은 바이어스용 트랜지스터(Q2)(20) 방향으로 고주파 입력 신호가 많이 삽입되어 신호증폭용 트랜지스터(Q1)(10)의 베이스-에미터 전압이 감소하게 되는 특성을 보상할 수 있게 되어 출력 파워를 선형적으로 증폭할 수 있는 것이다.At this time, when the high frequency input signal inputted to the base terminal of the signal amplifying transistor (Q1) 10 increases and is inputted, a large number of high frequency input signals are inserted into the bias transistor (Q2) 20 having a low impedance. It is possible to compensate the characteristic that the base-emitter voltage of the amplifying transistor (Q1) 10 is reduced, thereby linearly amplifying the output power.

즉, 도 2를 참조하여 보다 상세하게 설명하면, 2㎊의 선형화기 커패시터(C1)를 사용할 경우, 입력 파워가 약 -10dBm에서부터 신호증폭용 트랜지스터(Q1)(10)의 베이스-에미터 전압이 감소하기 시작하는 반면 2pF의 선형화기 커패시터(C1)을 사용할 경우 입력파워가 약 4dBm에서까지 감소하지 않는다. 또한 2㎊의 선형화기 커패시터(C1)를 사용할 경우, 입력 파워가 4dBm에서의 삽입손실이 -30.8dBm이고 6㎊의 선형화기 커패시터(C1)를 사용할 경우의 삽입손실은 -26.7dBm으로 약 4dB증가하였지만, 여진히 무시할 만큼 낮게 유지된다.That is, in more detail with reference to FIG. 2, when the linearizer capacitor C1 of 2 ㎊ is used, the input power is about −10 dBm and the base-emitter voltage of the signal amplifying transistor Q1 10 is increased. While starting to decrease, using a 2pF linearizer capacitor (C1) does not reduce the input power to about 4dBm. In addition, the insertion loss at 4dBm input power is -30.8dBm when the 2ns linearizer capacitor (C1) is used, and the insertion loss is increased by about 2dB to -26.7dBm when the 6dB linearizer capacitor (C1) is used. However, it remains low enough to still be neglected.

그리고, 도 3을 참조하면, 파워 이득 및 위상 왜곡에 대하여 도시한 도면으로서, 선형화기 커패시터(C1)의 용량을 6㎊을 사용할 경우, 고주파 입력 파워가 크게 증가하더라도 파워이득이 일정하게 유지되는 것을 볼 수 있지만, 선형화기 커패시터(C1)의 용량을 2㎊을 사용할 경우, 파워이득이 급격하게 떨어지며, 또한 선형화기 커패시터(C1)의 용량을 6㎊을 사용할 경우 위상 왜곡이 2㎊을 사용한 것에 비해 약 8°향상됨을 볼 수 있다.3, which illustrates power gain and phase distortion, when the capacitance of the linearizer capacitor C1 is 6 kHz, the power gain is maintained constant even when the high frequency input power is greatly increased. It can be seen, however, that the power gain drops sharply when the capacitance of the linearizer capacitor C1 is used 2 dB, and the phase distortion is 2 dB when the capacitance of the linearizer capacitor C1 is used 6 dB. An improvement of about 8 ° can be seen.

그리고, 도 4를 참조하면, 출력 파워 및 파워 효율에 대하여 도시한 도면으로서, 6㎊의 선형화기 커패시터(C1)를 사용하면, 2㎊의 선형화기 커패시터(C1)를 사용할 경우 보다 입력파워에 대하여 3.5dB의 전력향상과, 10％의 파워 효율이 향상됨을 볼 수 있다.Referring to FIG. 4, the output power and the power efficiency are shown. When the 6 kW linearizer capacitor C1 is used, the input power is lower than when the 2 kW linearizer capacitor C1 is used. It can be seen that the power improvement of 3.5 dB and the power efficiency of 10% are improved.

따라서, 신호증폭용 트랜지스터(Q1)(10)와 그 바이어스를 위한 액티브 트랜지스터(Q2)(20)의 베이스 단에 6㎊의 선형화기 커패시터(C1)(27)를 추가하여 고주파 입력 신호가 증가하여 입력될 경우에도 신호증폭용 트랜지스터(Q1)(10)의 베이스-에미터 단의 감소되는 전압 특성을 보상해주어 출력 파워를 항시 선형적으로 증폭하여 신호증폭용 트랜지스터(Q1)(10)의 콜렉터(collect) 단을 통해 제공하는 것이다.Accordingly, a high frequency input signal is increased by adding a 6 kHz linearizer capacitor (C1) 27 to the base end of the signal amplification transistor (Q1) 10 and the active transistor (Q2) 20 for the bias thereof. Compensation for the reduced voltage characteristics of the base-emitter stage of the signal amplification transistor (Q1) 10 even when inputted, thereby amplifying the output power linearly at all times, thereby collecting the collector of the signal amplification transistor (Q1) 10 collect).

이상에서 설명한 바와 같이, 본 발명은 신호증폭용 트랜지스터와 그 바이어스를 위한 액티브 트랜지스터의 베이스 단에 선형화기 커패시터를 추가하여 고주파 입력 신호가 증가하여 입력될 경우에도 신호증폭용 트랜지스터의 베이스-에미터 단의 감소되는 전압 특성을 보상해주어 출력 파워를 선형적으로 증폭함으로써, 증폭기의 파워 이득, 출력파워, 파워효율을 더욱 더 증가시키고, 위상왜곡을 줄일 수 있어 고주파 신호의 감쇄 현상을 방지할 수 있는 효과가 있다.As described above, the present invention adds a linearizer capacitor to the base terminal of the signal amplifying transistor and the active transistor for the bias thereof, so that the base-emitter stage of the signal amplifying transistor is increased even when the high frequency input signal is increased. By amplifying the output power linearly by compensating for the reduced voltage characteristics of the amplifier, the power gain, output power and power efficiency of the amplifier can be further increased, and the phase distortion can be reduced, thereby preventing the attenuation of high frequency signals. There is.

Claims (2)

신호증폭용 트랜지스터와 그 바이어스를 위한 바이어스용 트랜지스터를 사용하여 고주파 입력 신호를 증폭해주는 전력증폭회로에 있어서,In the power amplifier circuit for amplifying a high frequency input signal using a signal amplifier transistor and a bias transistor for the bias, 상기 바이어스용 트랜지스터의 베이스 단에 선형화기 커패시터를 병렬로 연결시킴으로서 상기 고주파에서 상기 바이어스용 트랜지스터의 베이스-에미터 단이 커패시터를 통해 단락 되어 상기 바이어스용 트랜지스터 회로로의 임피던스를 낮추게 함에 따라 상기 고주파 입력 신호가 증가하여 입력될 경우, 상기 임피던스가 낮추어진 상기 바이어스용 트랜지스터 방향으로 상기 고주파 입력 신호가 많이 삽입되어 상기 바이어스용 트랜지스터의 베이스-에미터 단의 전위가 줄어들어 상기 신호증폭용 트랜지스터의 베이스-에미터 단의 전압이 감소되는 특성을 보상해 주어 출력 파워를 선형적으로 증폭하도록 하는 것을 특징으로 하는 선형화기 커패시터를 이용한 전력증폭회로.By connecting a linearizer capacitor to the base terminal of the bias transistor in parallel, the base-emitter stage of the bias transistor is shorted through a capacitor at the high frequency, thereby lowering the impedance to the bias transistor circuit. When the signal is increased and input, a large number of the high frequency input signals are inserted in the direction of the bias transistor in which the impedance is lowered, thereby reducing the potential of the base-emitter stage of the bias transistor, thereby reducing the base-emission of the signal amplification transistor. A power amplification circuit using a linearizer capacitor, characterized in that to compensate for the characteristics of the terminal voltage is reduced to amplify the output power linearly. 제 1 항에 있어서, 상기 선형화기 커패시터 값을 조정할 경우,The method of claim 1, wherein adjusting the linearizer capacitor value, 상기 바이어스용 트랜지스터 회로 방향으로의 임피던스 조절을 가능하게 하는 것을 특징으로 하는 선형화기 커패시터를 이용한 전력증폭회로.A power amplifier circuit using a linearizer capacitor, characterized in that for controlling the impedance in the bias transistor circuit direction.
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