KR20010072796A - 캐패시터 구조체를 갖는 반도체 디바이스 제조 방법 - Google Patents

캐패시터 구조체를 갖는 반도체 디바이스 제조 방법 Download PDF

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Abstract

상호 접속 레벨이나 그 근처에서와 같은 밀집 영역에서 캐패시터를 제조하기 위한 반도체 제조 공정이 사용된다. 일실시예에 의하면, 제 1 도체 및 제 2 도체를 갖는 기판이 유전체에 의해 분리되며, 일단 유전체가 제거되면 트렌치가 형성되며, 실리콘 질화물을 포함하는 제 1 물질이 기판 위에 증착되어 상기 트렌치를 덮게 된다. 그 다음, 금속을 포함하는 제 2 물질이 상기 제 1 물질 위에 증착되어, 상기 제 1 물질과 제 1 및 제 2 도체를 덮게 된다. 그 다음에, CMP가 사용되어 필드 위의 금속을 제거하고 인접하는 금속들로부터 충진된 금속을 분리시키고 상기 실리콘 질화물을 본래의 CMP 에치 스토퍼로서 작용하도록 하여 상호 접속 영역의 다른 영역을 CMP에 의한 손상으로부터 보호한다.

Description

캐패시터 구조체를 갖는 반도체 디바이스 제조 방법{SEMICONDUCTOR ARRANGEMENT HAVING CAPACITIVE STRUCTURE AND MANUFACTURE THEREOF}
전자 산업은 보다 소형의 영역 내에 고기능의 디바이스들을 구현하는 반도체 기술에서의 향상에 대한 의존성이 지속되고 있다. 여러 애플리케이션에 대해서 고기능을 구현하기 위해서는 단일 실리콘 웨이퍼 내에 대량의 전자 디바이스를 통합할 것을 요구하고 있다. 실리콘 웨이퍼의 소정의 영역에 대한 전자 디바이스의 수가 증가함에 따라, 그 제조 공정은 보다 더 어려워지고 있다.
다양한 분야의 다양한 애플리케이션을 갖는 반도체 디바이스들이 개발되고 있다. 그러한 실리콘 기반의 반도체 디바이스들은 종종 p-채널 MOS(PMOS), n-채널 MOS(NMOS), 및 상보형 MOS(CMOS) 트랜지스터, 바이폴라 트랜지스터, 및 BiCMOS 트랜지스터와 같은 금속-산화물-반도체(MOS) 트랜지스터를 포함한다.
이러한 각각의 반도체 디바이스는 일반적으로 반도체 기판을 포함하며, 이 반도체 기판 상에는 다수의 능동 및 수동 디바이스들이 형성된다. 소정의 능동 디바이스의 특정 구조는 디바이스의 타입에 따라 달라질 수 있다. 가령, MOS 트랜지스터에서, 능동 디바이스들은 일반적으로 소스 및 드레인 영역과, 상기 소스 영역과 드레인 영역 간의 전류를 변화시키는 게이트 전극을 포함한다. 캐패시터 및 저항과 같은 수동 온칩(passive on-chip) 디바이스들은 전형적으로 능동 디바이스들과 전략적으로 상호작용하도록 위치한다.
이러한 디바이스들의 제조시에 있어서의 하나의 중요한 단계는 캐패시터를 반도체 디바이스에 조밀하게 집적된 하나의 부분으로서 형성하는데 있다. 수동 온칩 캐패시터는 아날로그 혹은 혼합형 신호 회로 설계용으로 바람직한 구성요소이다. CMOS 기반 기술에서, 캐패시터는 일반적으로 두개의 전극으로서 기능하는 폴리 및 기판과 유전체로서 기능하는 게이트 산화물을 갖는 MOS 게이트 그 자체를 이용하여 형성된다.
그러한 게이트 캐패시터에는 적어도 두개의 결점이 존재한다. 먼저, 게이트 캐패시터는 본래 그 캐패시턴스 값이 게이트 전압에 의존하여 변화할 수 있기 때문에 수동 디바이스인 것은 아니다. 대안적으로, 캐패시터는 상호 접속 레벨에서 제조될 수 있으며, 이 레벨에는 실리콘 영역을 증가시키지도 않고도 여분의 요소를 수용하는 공간이 존재하기도 한다. 금속으로 형성되는 캐패시터는 일정한 값을 갖는 진정한 수동 디바이스이다. 상호 접속 캐패시터의 하나의 이용가능한 구조는 유전체를 사이에 갖는 두개의 평행한 금속 라인으로 구성된다. 이러한 방법에서의 문제점은 두개의 금속 라인 간의 간격이 공정 기술에 의해 규정된 최소값을 갖는다는 것이다. 비교적 적은 칩 영역에 대한 단점에 대해 충분한 캐패시턴스 값을 얻기 위해서는 전형적으로 금속 간의 간격을 감소시키지 않고 금속 라인을 길게 할 필요가 있다.
따라서, 전술한 종래 기술의 단점을 극복하는 반도체 구조와 그 제조 공정의 필요성이 존재한다.
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 특히 상호 접속 레벨 혹은 그 근처에서 캐패시터를 포함하는 반도체 디바이스와 그 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 구조체 형성 공정을 도시한 단면도이며,
도 2는 본 발명에 따른 교차 접속된 금속 캐패시터의 실시예를 도시한 평면도이다.
본 발명은 다양한 변형예 및 대안의 형태로 변형될 수 있지만 그 구체적 세부는 도면의 일예를 통해 도시 및 기술될 것이다. 그러나 본 발명은 기술된 특정 실시예에 국한되지 않는다는 것을 이해해야 할 것이다. 한편 본 발명은 첨부되는 특허청구범위에 의해 규정되는 본 발명의 사상과 영역 내의 모든 변형들을 커버할 수 있다.
본 발명의 여러 측면에 의하면, 그의 일예들이 상호 접속 레벨 혹은 그 근처에서와 같은 좁은 영역에서 캐패시터를 구현하는 반도체 제조 공정의 형태로 구체화되고 있다. 그러한 반도체 제조와 관련한 하나의 특정 구현예는 일시적인 물질(temporary material)에 의해 분리된 제 1 도체와 제 2 도체를 갖는 기판으로부터 개시된다. 상기 제 1 도체와 제 2 도체를 분리하는 물질은 제거되고 그 사이에 트렌치가 형성된다. 비교적 높은 비유전율(가령, 대략 7.0을 초과하는 비유전율)을 갖는 제 1 물질이 기판 위에 증착되어, 트렌치와 그 트렌치에 인접하는 제 1 및 제 2 도체를 덮는다. 금속을 포함하고 있는 제 2 물질은 다음에 제 1 물질 위에 증착되어, 트렌치와 그 트렌치에 인접한 제 1 및 제 2 도체 위에 있는 제 1 물질을 덮는다. 제 2 물질은 가령 선택성 에치 공정에 의해 제거되며, 제 2 물질을 제거하면서 제거의 종료 혹은 제 2 물질의 에칭을 위해 제 1 물질을 검출한다.
또한 본 발명에 따른 다른 관련 공정은 갭을 충진하는 산화물을 갖는 금속라인으로 이루어진 대머신 공정(Damascene process)으로 마련된 개시 구조체를 포함한다. 반도체 디바이스 제조에 통상적으로 사용되는 새로운 평탄화 공정은 화학 기계적 연마법, 즉 CMP이다. 이 CMP는 실리콘 웨이퍼의 평탄화와 상이한 제조 공정간의 VLSI 회로의 평탄화 공정에 유용하다. CMP는 필드 위의 금속을 제거하는 애플리케이션에 사용된다. 선택성 에치 공정은 다음에 캐패시터를 형성할 영역 위의 금속 라인들 간에 증착된 산화물을 제거하도록 수행된다. 에칭을 위해 소정의 패턴을 소정의 표면에 전사하는 포토그래픽 전사를 포함하는 포토리소그래픽 공정은 회로가 손상되는 것을 막기 위해 모든 외부 영역을 마스크한다. 다음에 실리콘 질화물의 유전체가 표면상에 증착되어, 금속 라인의 측벽상의 얇은 질화물층을 형성한다. 실리콘 질화물은 캐패시터 형성을 가능하게 하는 높은 비유전율 "k"(대략 7.5)를 갖는다. 유전체의 증착 후에는 블랭킷 금속 증착이 행해져 새로이 형성된 갭을 채우게 된다. CMP 공정은 다시 필드 위의 금속을 제거하기 위해 사용된다. 실리콘 질화물이 본래의 CMP 에치 스토퍼로서 작용하기 때문에, 다른 상호 접속 영역은 상기 공정 동안에 발생한 손상에 의해 보호된다.
또다른 실시예에서, 캐패시터는 금속 라인의 모든 측면이 캐패시터용으로 이용되는 두개의 핑거 구조체(finger structure)를 교차 접속함으로써 보다 효과적으로 제조된다. 가령, 특정 구현예에서, 이 방법은 유전체에 의해 분리되고 교차 접속되도록 배열된 제 1 금속 도체와 제 2 금속 도체를 갖는 기판을 제공함으로써 반도체 디바이스를 제조하는 단계를 포함하되, 상기 제 1 금속 도체와 제 2 금속 도체는 유전체와 접하는 제 1 및 제 2 측면을 포함하고 있다. 그 다음 단계로서,상기 제 1 및 제 2 금속 도체를 분리하는 유전체를 제거하여 그 사이에 트렌치를 형성하는 단계와, 제 1 물질이 트렌치와 그 트렌치에 인접하는 제 1 금속 도체와 제 2 금속 도체를 덮도록 기판 위에 적어도 대략 7.5의 비유전율을 갖는 제 1 물질(가령, 실리콘 질화물)을 증착하는 단계와, 제 2 물질이 트렌치와 그 트렌치와 인접하는 제 1 금속 도체와 제 2 금속 도체를 덮도록 제 1 물질 위에 금속을 포함하는 제 2 물질을 증착하는 단계와, 제 2 물질을 제거하는 단계와, 제 2 물질을 제거하는 동안 제 2 물질의 제거를 종료하기 위하여 제 1 물질을 검출하는 단계를 포함하고 있다.
보다 구체적인 구현예에서, 제 1 및 제 2 금속 도체는 2-캐패시터 구조체의 외부 단자를 형성하며, 다른 물질이 두개의 캐패시터를 상호 접속하는 공통 단자를 형성한다. 제 1 물질은 단자로서 사용되는 인접 전도성 영역들을 유전적으로 분리시킨다.
또다른 특정 구현예에서, 제 1 금속 도체와 제 2 금속 도체는 2-단자 캐패시터 구조체의 하나의 단자를 형성하고, 다른 물질이 상기 두개의 단자 중의 다른 단자를 형성한다. 두개의 단자는 제 1 물질에 의해 유전적으로 분리된다.
전형적으로 0.20미크론용으로 특히 유용한 것으로 알려진 하나의 특정 구현예에서, 제 1 물질은 실리콘 질화물이며, 제 2 물질을 제거하는 단계는 선택성 에치 공정을 포함한다.
전술한 개략적 요지는 본 발명의 모든 측면의 개요를 제공하고 있는 것은 아니다. 본 발명의 다른 측면들은 상세한 설명과 관련하여 기술되고 있다.
본 발명은 소형의 집적 회로 영역 내에 캐패시터를 형성한 다양한 반도체 구조체에 적용될 수 있다. 본 발명은 소형의 집적 회로 영역에서, 가령 상호접속 레벨이나 그 근처에서 비교적 높은 캐패시턴스값을 갖는 캐패시터를 형성하는 것과 관련하여 사용될 때 특히 효과적이라는 것을 알게 되었다. 그러나, 본 발명은 여기에 국한되지 않으며, 본 발명의 다른 측면들도 최상으로 적용될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 구조를 제조하기 위한 공정은 제 1 도체와 제 2 도체를 규정하는 영역들간에 유전체를 사용하여 캐패시터 구조체의 하나의 단자를 금속이 충진된 트렌치로서 구현함으로써 캐패시터 구조체를 구현하고있다. 최초에, 일시적인 물질(가령, 도체 혹은 유전체 물질)은 제 1 도체 및 제 2 도체에 해당하는 영역들을 분리시킨다. 다음에, 일시적인 물질은 트렌치를 형성하기 위해 에칭이나 이온 충격을 통해 제거된다. 비교적 높은 비유전율을 갖는 유전체 물질은 다음에 기판 위에 증착되고, 이에 따라 유전체 물질은 트렌치와 그 트렌치에 인접하는 제 1 및 제 2 도체를 덮게 된다. 다음에, 전도성 물질이 트렌치 내의 유전체 물질과 트렌치에 인접한 제 1 및 제 2 도체를 덮도록 증착된다. 전도성 물질은 유전체 물질의 라인이나 층을 따라 트렌치를 충진하게 된다. 기판 제거 공정, 가령 선택적인 금속 에치 공정은 다음에 비교적 높은 비유전율을 갖는 유전체 물질이 구조체의 기판 상에서 검출될 때까지 트렌치 위의 전도성 물질을 제거하는데 사용된다.
상기 결과에 따른 구조체는 고유전체 물질의 한 측면상에서의 단자와 트렌치 내에서의 한 단자에 의해 규정되는 캐패시터 구조체이다. 상기 고유전체 물질은 트렌치의 기저면과 측면을 규정하는 내부 표면을 갖는다. 특정 실시예에서, 트렌치의 외부 표면과 접하는 제 1 및 제 2 도체는 상기 단자들 중의 하나를 규정하도록 전기적으로 상호 접속되며, 나머지 다른 단자는 트렌치를 충진하는 전도성 물질에 의해 규정된다. 다른 특정 실시예에서, 트렌치의 외부 표면과 인접하는 제 1 및 제 2 도체는 서로 전기적으로 분리되며, 캐패시터 구조체는 두개의 직렬 접속된 캐패시터를 포함하고 있다. 두개의 전기적으로 분리된 캐패시터의 각각은 트렌치를 채우는 전도성 물질에 의해 규정된 공통 중앙 단자를 공유하며, 상기 두개의 직렬 접속된 캐패시터의 나머지 다른 단자는 제각기 트렌치의 외부 표면과 접하는 제1 및 제 2 도체 중의 하나에 의해 규정된다.
바람직하게도, 이러한 각각의 실시예에서, 유전체 물질의 내부 표면은 트렌치의 기저면 및 측면을 따라 규정된 실제의 길이를 갖되, 그 유효 길이는 트렌치의 폭보다도 길지 않다.
다시 도면을 참조하면, 도 1a 내지 도 1e는 본 발명에 따라, 트렌치 충진 도체에 의해 규정되는 하나의 단자와, 높은 비유전율을 갖는 물질과, 도체 쌍에 의해 규정된 다른 단자를 갖는 캐패시터 구조체를 형성하기 위한 일예의 공정을 도시하고 있다. 도 1a는 제 1 도체(10) 및 제 2 도체(12)를 포함하는 도체의 쌍을 분리시키는 유전체 물질(14)을 구비한 한 쌍의 도체를 도시하고 있다. 도시된 기판은 도 1a에서 도시된 라인들 간의 영역을 충진시키는 유전체 물질을 구비한 다른 금속 라인(가령, 상호 접속 라인)을 포함할 수 있다.
도 1a 내지 도 1e의 공정에서, 도시된 구조체는 표면(20)에서 금속 라인을 노출시키기 위해 평탄화된다. 그러한 평탄화는 화학 기계적 폴리싱(CMP)과 같은 종래의 연마 기법에 의해 구현될 수 있다. 도 1a에 도시된 평탄화 구조체는 산화물 트렌치 내에 금속을 채움으로써 금속 라인을 패터닝하는 대머신 공정(Damascene process)과 필드 위의 금속을 제거하는 CMP 공정으로 마련된다.
다음에, 원하는 캐패시터 구조체를 형성할 영역 내에 트렌치를 형성하기 위해 금속 도체들(혹은 라인)(10,12) 간의 유전체 물질(14)을 제거한다. 구조체, 특히 유전체 물질(14)을 트렌칭(trenching)하는 것은 다수의 상이한 방식으로 달성될 수 있다. 트렌치들은 전형적으로 잘 알려진 포토리소그래피 및 에칭 기법을사용하여 형성된다. 도 1a 내지 도 1e에 도시된 일예에서, 금속 라인(10)과 (12) 사이의 산화물(14)을 제거하기 위해 종래의 선택성 에치 공정이 사용되고 있다. 산화물(14) 외부의 영역들은 포토리소그래피에 의해 마스크되며, 정의에 의한 선택성 에치 공정은 산화물만 에칭하는 선택적인 공정이다. 최종적인 트렌치는 도 1b에서 참조 부호 24로 도시되고 있다.
또한 다른 에칭 공정이 사용될 수 있다. 그러나, 고급형 디프서브미크론(deep-submicron) 제조 공정에서는 에칭을 정확한 깊이로 완료하는 것이 중요한데, 이러한 것은 종래의 엔드포인트(endpoint) 검출 시스템을 사용하여 쉽게 달성할 수 있다. 상부의 상이한 막 상의 하나의 막(가령, 도 1a 내지 도 1e에서 도시되지 않은 기본 물질의 상부층 상의 산화물)을 에칭할 경우, 플라즈마에 의해 방출되는 한 특정 파장에 대한 광의 양은 상부막이 에칭되어 제거됨에 따라 변화한다. 이러한 광의 파장은 플라즈마 에치 공정 동안의 부산물 중의 하나에 해당한다. 엔드포인트 검출 시스템(endpoint detection system)은 플라즈마 에치 공정 동안 광의 한 특정 파장의 변화를 검출하는데 사용된다. 그러한 엔드포인트 검출 시스템에 적용하기 위한 두가지의 조건이 있는데, 그 조건은, 첫째 에치될 상부층 상의 막이 그 막의 에치율과 관련한 한정된 두께를 갖는다는 것이고, 둘째, 에치될 막의 하부에 상이한 타입의 또다른 막이 존재한다는 것이다. 따라서, 상부층의 막이 에치되어 제거됨에 따라, 부산물들이 변화하며, 이것은 다시 부산물에 의해 방출되는 광의 양을 변화시키게 된다. 그 결과, 엔드포인트 검출 시스템은 상부층의 막이 완전히 에치되어 제거될 경우 광의 세기에서의 변화를 수신하여 에칭 공정을 종료할 수 있다.
본 발명의 다른 실시예에서, 도 1a의 구조체는, 유전체 물질(14)이 금속 물질로 대체되고 종래의 금속 에치 공정, 가령 트렌치의 기저면을 규정하는 금속층을 남겨둔 채로 금속 물질의 완전한 에칭을 다소간 중지하는 타임드 엔드포인트 종료(timed endpoint termination) 공정을 사용하여 트렌치를 공급하도록 변경되어 있다. 일예의 구현예에서, 금속층은 평탄화 이후 원래의 두께의 수 퍼센트 정도의 두께를 갖는다. 트렌치의 기저면을 규정하는 이러한 금속층은 금속 도체(10, 12)의 전기적 상호 접속을 형성하는데 사용된다.
본 발명에 따라 금속 도체(10, 12)를 상호 접속하기 위한 또다른 방법은 상기 금속층 영역을 제공하는 공정과, 다음에 트렌치의 기저면을 규정하는 금속층을 형성하도록 에칭하는 공정을 포함하지는 않는다. 오히려, 도 1a의 구조체는 금속 도체(10, 12)를 상호 접속하는 도체를 포함하는 기저층 위에 형성된다. 이러한 기저층은 트렌치의 기저면을 규정하고 금속 도체(10, 12)의 전기적 상호 접속을 형성하는데 사용된다.
이러한 두개의 대안의 방법의 최종의 구조체는 도 1a 내지 도 1e와 관련하여 도시된 방법의 구조체와는 상이하다. 상기 두개의 대안의 방법 각각에서, 형성되는 구조체는 트렌치의 임의의 한 측면 상에서 전도성 물질로서의 단자를 갖는 단일 캐패시터이다. 도 1a 내지 도 1e와 관련하여 기술된 방법에 의한 구조체는 두개의 직렬 접속된 캐패시터를 형성하기 위해 배열된 세개의 전기적으로 분리된 단자 중의 두개로서 트렌치의 외부 표면에 접하는 제 1 및 제 2 도체를 갖는다.
전술한 대안의 실시예의 각각에 대해, 일단 트렌치가 도 1c에 의한 공정에서 규정되면 실리콘 질화물이 금속 라인의 측벽 상에 박막 질화물층을 형성하도록 구조체의 표면 상에 증착된다. 이러한 박막 질화물 층(혹은 라인)은 도 1c의 층(28)으로 도시된다.
도 1d에 도시된 바와 같이, 새롭게 형성된 트렌치(24)를 채우기 위해 금속(32)의 블랭킷 증착이 행해진다.
다수의 트렌치가 다른 위치에서의 제거된 산화물 대신에 형성되는 대안의 애플리케이션에 있어서 실리콘 질화물은 형성될 각각의 트렌치와 함께 금속 라인의 측벽 상에 박막 질화물층을 형성하기 위해 표면 상에 증착된다. 이어서 블랭킷 금속 증착은 새롭게 형성된 트렌치의 각각을 채우게 된다.
CMP는 다음에 필드 위의 금속을 제거하는데 사용되며 충진된 금속과 인접하는 금속을 분리시킨다(도 1e). 이 단계에서, 기저의 실리콘 질화물은 자연스럽게 CMP 에치 스토퍼로서 기능하여, 다른 상호 접속 영역은 CMP에 의한 손상으로부터 보호된다.
전술한 실시예에서 또다른 타입의 유전체가 선택될 수 있지만 고밀도의 캐패시터 형성을 가능하게 하는 높은 비유전율("k"는 대략 7.5 정도임)로 인해 실리콘 질화물이 선택된다. 금속 캐패시터는 영역 용도와 관련하여 게이트 캐패시터와 비교될 수 있다. 동일한 캐패시턴스값에 대해서, 금속 길이는 단지 게이트 폭의 절반이며, 즉, Lm은 다음의 조건, 즉 산화물의 비유전율 K가 0.4이고, 게이트 산화물 두께 Tox가 40Å이며, 게이트 길이 Lg가 0.2㎛이며, 실리콘 질화물 두께 TSIN은 100Å이며 금속 두께 Tm이 0.5㎛인 조건을 갖는 전형적인 서브미크론 기법에 대해, 대락 0.5Wg라는 것을 나타낼 수 있다.
본 발명에 따른 대안의 실시예에서, 캐패시터는 금속 라인의 모든 측면들이 캐패시터용으로 이용되는 두개의 핑거 구조체로서 제 1 및 제 2 도체를 교차 접속함으로써 보다 효과적으로 제조될 수 있다. 가령, 특정의 실시예에서, 이러한 방법은 유전체에 의해 분리되고 교차 접속되도록 배열된 제 1 금속 도체와 제 2 금속 도체를 갖는 기판을 제공함으로써 반도체 디바이스를 제조하는 단계를 포함하되, 상기 제 1 금속 도체와 제 2 금속 도체는 유전체와 접하는 제 1 및 제 2 측면을 포함하고 있다. 그 다음 단계로서, 상기 제 1 및 제 2 금속 도체를 분리하는 유전체를 제거하여 그 사이에 트렌치를 형성하는 단계와, 제 1 물질이 트렌치와 그 트렌치에 인접하는 제 1 금속 도체와 제 2 금속 도체를 덮도록 기판 위에 적어도 대략 7.5의 비유전율을 갖는 제 1 물질(가령, 실리콘 질화물)을 증착하는 단계와, 제 2 물질이 트렌치와 그 트렌치와 인접하는 제 1 금속 도체와 제 2 금속 도체를 덮도록 제 1 물질 위에 금속을 포함하는 제 2 물질을 증착하는 단계와, 제 2 물질을 제거하는 단계와, 제 2 물질을 제거하는 동안 제 2 물질의 제거를 종료하기 위하여 제 1 물질을 검출하는 단계를 포함하고 있다.
도 2는 측면 상에 단자 "a" 및 "b"를 갖는 최종적인 캐패시터 구조체를 도시하는 것으로, 이 구조체는 고유전체 물질(48)에 의해 분리되는 두개의 교차 접속된금속 구조체(44, 46)를 포함한다. 도시된 실시예에서, 교차 접속된 금속 구조체(44)는 7개의 핑거(finger)를 포함하며, 교차 접속된 금속 구조체(46)는 6개의 핑거를 포함한다. 이러한 교차 접속된 금속 구조체의 각각에 대한 핑거의 갯수는 변화할 수 있는 것을 이해해야 한다.
전술한 여러 실시예들은 단순히 예시용으로만 제공되며 본 발명을 제한할려는 의도는 아니다. 본 기술 분야의 당업자라면 본 실시예를 엄격히 지켜지 않고도 본 발명에 대해 여러 변형을 가할 수 있음을 알 수 있다. 본원 발명은 영역은 다음의 청구의 범위에 기재되고 있다.

Claims (12)

  1. 제 1 도체 및 제 2 도체를 갖는 기판을 포함한 캐패시터 구조체를 갖는 반도체 디바이스 제조 방법에 있어서,
    상기 제 1 도체 및 제 2 도체를 분리하는 일시적 물질을 제거하여 그 사이에 트렌치를 형성하는 단계와,
    상기 기판 위에 적어도 7.5의 비유전율 16을 갖는 제 1 물질을 증착하여 상기 트렌치와 그 트렌치에 인접하는 상기 제 1 및 제 2 도체를 덮도록 하는 단계와,
    상기 제 1 물질 위에 금속을 포함하는 제 2 물질을 증착하여 상기 트렌치와 상기 트렌치에 인접하는 제 1 도체 및 제 2 도체 위의 상기 제 1 물질을 덮도록 하는 단계와,
    상기 제 2 물질을 제거하는 단계와,
    상기 제 2 물질을 제거하는 동안 상기 제 1 물질을 검출하는 단계와,
    상기 검출에 응답하여 상기 제 2 물질을 제거하는 단계를 종료하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 물질은 실리콘 질화물을 포함하며, 상기 제 1 도체 및 제 2 도체를 분리하는 상기 일시적 물질은 도체인 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    덮고 있는 표면을 평탄화함으로써 상기 제 1 도체 및 제 2 도체를 노출시키는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    전도성 물질을 유전체 트렌치 내에 놓고 덮고 있는 전도성 물질을 표면 평탄화함으로써 상기 제 1 도체 및 제 2 도체를 평탄화하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 도체 및 제 2 도체의 각각은 금속 물질이며, 또한
    유전체 트렌치 내에 상기 금속 물질을 놓고 덮고 있는 금속 물질을 CMP(화학 기계적 폴리싱)함으로써 상기 제 1 도체 및 제 2 도체를 패터닝하는 대머신(Damascene) 공정을 사용하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 일시적 물질을 제거하는 단계는 선택성 에칭 단계를 포함하는 반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 물질을 제거하는 단계는 선택성 에칭 단계를 포함하는 반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 물질은 실리콘 질화물인 반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 기판 위에 실리콘 질화물을 증착하는 단계는 상기 트렌치와 제 1 및 제 2 도체 위에 박막의 실리콘 질화물층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
  10. 캐패시터 구조체를 갖는 반도체 디바이스 제조 방법에 있어서,
    제 1 및 제 2 도체를 분리하는 유전체와 함께 전도성 물질을 배치함으로써 상기 제 1 도체 및 제 2 도체를 패터닝하는 단계와,
    상기 제 1 및 제 2 도체를 노출하기 위해 전도성 물질을 평탄화하는 단계와,
    상기 제 1 도체 및 제 2 도체를 분리하는 유전체의 적어도 대부분을 에칭하여 그 사이에 트렌치를 형성하는 단계와,
    기판 위에 실리콘 질화물을 증착하여 상기 트렌치와 그 트렌치에 인접하는 상기 제 1 도체 및 제 2 도체를 덮도록 하는 단계와,
    실리콘 질화물 위에 금속을 포함하는 다른 물질을 증착하여 상기 트렌치와 그 트렌치에 인접하는 제 1 도체 및 제 2 도체 위의 실리콘 질화물을 덮도록 하는 단계와,
    상기 다른 물질을 에칭하는 단계와,
    상기 다른 물질을 제거하는 동안 실리콘 질화물을 검출하는 단계와,
    상기 검출에 응답하여 상기 다른 물질을 제거하고 실리콘 질화물에 의해 비유전적으로 분리되는 적어도 두개의 단자를 포함하는 다수 단자의 캐패시터 구조체를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 다른 물질을 에칭하는 단계는 선택성 에칭 단계를 포함하는 반도체 디바이스 제조 방법.
  12. 제 10 항에 있어서,
    다수 단자의 캐패시터 구조체를 형성하는 단계는, 전기적으로 분리되어 두개의 단자로서 작용하는 제 1 및 제 2 도체와 상기 두개의 단자의 각각에 대향하는 공통 단자로서 작용하는 다른 물질을 갖는 세개의 단자를 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
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