KR20010072756A - 무선 송신기의 로버스트 동기화를 제공하는 방법 및 장치 - Google Patents

무선 송신기의 로버스트 동기화를 제공하는 방법 및 장치 Download PDF

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Abstract

FM 송신 시스템 내의 동기화 및 DC-오프셋 보상을 이행하는 방법 및 장치는 연속된 송신 디지털 데이터 패킷 각각의 시작에서의 종래의 디지털 프리앰블의 송신과 관련된 오버헤드를 현저하게 감소시킨다. 예시적 실시예에 따라, 멀티-파트 디지터 프리앰블은 쇼트, 실질적 DC-프리 리딩 파트, 그에 후속된 실질적 DC-프리일 필요는 없는 코드-보호 동기화 파트를 포함한다. 리딩 파트는 대략적인 DC 오프셋 추정 및 동기화를 제공하는 반면에, 코딩된 동기화 파트는 타이밍 및/또는 각 패킷에 고유할 수 있는 다른 유용한 정보를 반송한다. 하나 이상의 실질적 DC-프리 트레일링 파트는 동기화 파트에 후속하거나 또는 동기화 파트 그 자체에 포함되고, DC-오프셋 추정의 정밀한 튜닝을 제공한다. 실질적 DC-프리 리딩 및 트레일링 파트가 매우 짧기 때문에, 그리고 동기화 파트가 유용한 정보를 반송하기 때문에, 본 발명에 따른 프리앰블과 관련된 오버헤드는 종래의 전체적 DC-프리, 프리앰블에 비하여 현저하게 감소된다.

Description

무선 송신기의 로버스트 동기화를 제공하는 방법 및 장치{METHODS AND APPARATUS FOR PROVIDING ROBUST SYNCHRONIZATION OF RADIO TRANSCEIVERS}
FM 신호는 보통 FM 신호를 그 시간 미분으로 곱함으로써 복조된다. 이것은 결과체의 진폭이 FM 신호의 진폭 및 각주파수(각주파수는 중간 주파수(IF) 및 유도 FM 주파수 편차를 포함함) 양자에 비례한다는 사실에 기인한 것이다. 따라서, FM 신호가 일정한 진폭 포락선을 가지도록 이루어지는 경우(예, FM 신호가 자동 이득 제어, 또는 AGC, 프로세서 또는 하드 진폭 제한기(hard limiter)를 사용하여 처리되는 경우), 결과체 신호는 각주파수에만 비례하는 진폭을 가지며, 원하는 변조 신호는 저역 필터를 사용하여 IF 주파수의 배수에서의 신호 성분들을 제거함으로써 복원될 수 있다.
이러한 개념이 도 1에 도시되어 있는데, 여기서 FM 송신 시스템(100)은 주파수 변조 프로세서(105), 시간 미분 프로세서(110), 혼합기(120) 및 저역 필터(130)를 포함하는 주파수 복조 프로세서를 포함하도록 도시되어 있다. 도 1에서, 원하는 기저대역 신호(예, 고전압 레벨이 논리 1을 표시하고 저전압 레벨이 논리 0을표시하는 디지털 음성 또는 다른 데이터 파형)이 주파수 변조 프로세서(105)의 입력에 연결되어 있으며, 주파수 변조 프로세서(105)는 주파수 복조 프로세서로의 송신(예, 공중을 거쳐서) FM 출력 신호를 제공한다.
주파수 복조 프로세서 내에는, 일정 포락선 FM 신호가 시간 미분 프로세서(110)의 입력 및 혼합기(120)의 제1 입력에 연결되어 있다. 또한, 시간 미분 프로세서(110)의 출력은 혼합기(120)의 제2 입력에 연력되어 있으며, 혼합기의 출력은 저역 필터(130)의 입력에 연결되어 있다. 저역 필터의 출력은 원하는 기저대역 신호의 복원된 형태를 나타낸다. 당분야의 업자라면 도 1의 요소들의 후술된 기능이 공지된 하드웨어 테크닉을 사용하여 이행될 수 있다는 것을 알 것이다.
FM 송신측에서는, 주파수 변조 프로세서(105)는 예를 들어 주파수 편이 변조 중의 어떤 형태(예, 가수스 주파수 편이 변조(GSFK))를 사용하여 기저대역 신호를 사용하여 IF 반송파의 주파수를 변조한다. 이어서 결과적인 FM 출력 신호는 보통 송신 전에 유용한 무선 스펙트럼의 지정된 부분으로 업변환된다. FM 수신기측에서는, 수신된 FM 신호는 다운변환되고 하드 진폭제한되어 일정 포락선 FM 입력 신호가 제공된다. 이어서 이러한 시간 미분 프로세서(110)는 FM 입력 신호의 순간적인 시간 미분을 동적으로 계산하고, 혼합기(120)는 FM 신호의 순간적인 시간 미분을 FM 입력 신호 자체와 곱한다. 상기 언급된 바와 같이, 이러한 혼합기(120)의 출력은 IF 반송파 및 유도 FM 주파수 편이를 포함하는 FM 입력 신호의 각주파수에 비례한다. 이어서, 저역 필터(130)는 IF 반송파의 배수를 제거하여 기저대역 신호를복원시킨다.
실제로, FM 검출기(예, 도 1의 시간 미분 프로세서(110), 및 혼합기(120)의 조합)는 시간 미분 근사를 발생시키기 위해 제어가 양호한 위상 특성을 갖는 정확한 지연 소자 또는 필터를 포함해야 한다. 그렇지 않으면, 과도한 DC 오프셋이 검출된 신호에 유입될 수도 있어서, 그러한 DC 오프셋이 잠재적으로 원하는 기저대역 신호의 성공적인 동기화 및 검출을 방해한다. 더욱이, IF 필터(도 1의 저역 필터(130))의 부적합한 튜닝뿐만 아니라, 송신 및/또는 수신측에서의 IF 주파수를 생성시키기 위해 사용된 로컬 기준 오실레이터(LO)내의 부정확성은 복원된 기저대역 신호에 심각한 DC 오프셋을 유입시킬 수도 있다. 비록 FM 검출기 및 IF 필터를 실현하기 위해 사용된 기준 오실레이터 및 수동 공진기 컴포넌트가 재생시(production time)에 조정될 수 있을지라도, 이들 컴포넌트드은 시간과 변화하는 동작 조건들에 따라 디튜닝(detuning)되도록 되고, 복원된 신호 내의 DC 오프셋은 그럼에도 불구하고 문제가 될 수 있다.
결론적으로, FM 수신기는 보통 DC 오프셋을 동적으로 보상하도록 설계된다. 유익하게도, 그러한 IF 스트립(FM 검출기 및 IF 필터)의 출력의 동적 스큐잉은 로컬 및 리모트 기준 주파수 차이 뿐만 아니라 수동 공진기 컴포넌트들의 디튜닝을 보상하고, 따라서 총 FM 수신기 감도를 향상시킨다. 종래의 DC-오프셋 보상 스킴에서, FM 신호의 적어도 일부(예, 디지털 데이터 패킷의 프리앰블)는 제로 평균(예, 논리 1들 및 0들이 동일 갯수)을 갖도록 설계된다. 그렇게 함으로서 비교적 간단한 아날로그 회로가 FM 수신기에서 압도적인 DC-오프셋의 동적 추정을 얻기 위해 사용될 수 있게 한다. 그러나, DC-오프셋 보상 및 FM 수신기 동기화에 대한 제로-평균 신호를 제공하고 사용하는 공지된 방법은 송신되는 기저대역 신호에 심각한 오버헤드를 부가시킨다. 속도가 중요한 응용에 있어서, 그러한 신호 오버헤드는 금기의 것일 수 있다. 결론적으로, FM 통신 시스템에서 DC-오프셋 보상 및 신호 동기와를 제공하는 향상된 방법 및 장치가 필요하다.
<발명의 요약>
본 발명은 디지털 데이터 패킷을 송신하는데 사용하는 멀티-파트 디지털 프리앰블을 제공함으로서 상술된 그리고 다른 필요성들은 만족시킨다. 유익하게는, 본 발명에 따른 프리앰블은 실질적으로 디지털 FM 시스템 내의 각 데이터 패킷과 함께 송신된 DC-프리 시퀀스의 총 길이를 감소시킨다. 예시적 실시예에 따라, 멀티-파트 프리앰블은 FM 수신기에서 압도적인 DC 레벨을 대략적으로 추정할 수 있게 하는 짧고, 실질적 DC-프리인 리딩 파트를 포함한다. 예시적인 프리앰블은 또한 실질적 DC-프리인 것이 필수적인 것이 아니며 데이터 패킷마다(예, 센더, 레시피언트, 하루의 시간등에 의존) 다를 수 있는 타이밍 및/또는 다른 유용한 정보(예, 채널 식별, 착신지 어드레스, 등)를 반송하는 동기화 파트를 포함한다. 본 발명에 따라, 동기화 워드(word)가 코드에 의해 잘못된 검출 가능성을 감소시키도록 보호되고, 따라서 프리앰블의 쇼트 리딩 부분(short leading portion)에 의해 제공된 대략적인 DC-오프셋 교정 만을 사용하여 성공적으로 검출될 수 있다.
동기화된 부분에 후속하여, 또는 동기화 파트 자체 내에서, 예시적인 멀티-파트 프리앰블은 최종의 DC-오프셋 추정 및 보상을 이행하기 위해 사용될 수 있는하나 이상의 실질적 DC-프리 트레일링 파트를 포함한다. 동기화 파트가 검출된 후에는 신호 타이밍이 공지되었기 때문에, 실질적 DC-프리 트레일링 파트가 매우 짤도록 이루어질 수 있다. 더욱이, 실질적 DC-프리 리딩 및 트레일링 파트는 짧고, 동기화 파트가 각 데이터 패킷마다 다를 수 있는 유용한 정보를 반송하기 때문에, 본 발명에 따른 디지털 데이터 패킷 프리앰블과 관련된 오버헤드가 종래의 디지털 데이터 패킷 프리앰블에 비해 현저하게 감소된다.
본 발명에 따른 예시적 무선 송신기는 반송파 신호의 변조에 의해 연속된 디지털 데이터 패킷들을 송신하는 변조기를 포함한다. 본 실시예에서, 변조기는 각 송신 디지털 데이터 패킷에 대한 디지털 프리앰블을 제공하며, 각 디지털 프리앰블은 동기화 파트 및 적어도 2개의 DC-프리 파트를 포함한다. 예를 들어, 각 디지털 프리앰블은 실질적 DC-프리 리딩 파트, 동기화 파트, 및 하나 이상의 실질적 DC-프리 트레일링 파트를 포함할 수 있다.
본 발명에 따른 예시적인 무선 수신기는 연속된 디지털 데이터 패킷(각 디지털 데이터 패킷은 디지털 프리앰블을 포함하고, 각 디지털 프리앰블은 동기화 파트 및 적어도 2개의 실질적 DC-프리 파트를 포함함)을 수신하고 복조하는 검출기, 검출기의 출력으로부터 DC 오프셋을 추정하고 제거하며 검출기의 출력을 동기화하는 추정 및 동기화 프로세서를 포함한다. 본 실시예에서, 프로세서는 데이터 패킷 프리앰블의 실질적 DC-프리 파트 중의 하나에 기초하여 각 디지털 데이터 패킷에 대한 DC-오프셋의 대략적인 추정을 제공하고 일단 데이터 패킷에 대한 대략적인 추정이 성립되면 데이터 패킷 프리앰블의 동기화 파트에 기초하여 각 디지털 패킷을 동기화한다. 또한, 프로세서는 일단 데이터 패킷에 대한 동기화가 성립되면 데이터 패킷 프리앰블의 다른 실질적 DC-프리 파트에 기초하여 각 디지털 데이터 패킷에 대한 DC 오프셋의 정밀한 추정을 제공한다. 각 디지털 프리앰블은 예를 들어 실질적 DC-프리 리딩 파트, 동기화 파트, 및 하나 이상의 실질적 DC-프리 트레일링 파트를 포함한다.
본 발명의 상술된 그리고 다른 특징 및 장점들은 첨부된 도면에 도시된 도식적 예들을 참조로 하여 후술된다. 당분야의 업자라면 기술된 실시예가 설명과 이해의 목적으로 제공되었으며 수많은 등가적 실시예들이 여기에 예상된다는 것을 알 것이다.
<도면의 간단한 설명>
도 1은 본 발명의 동기화 및 DC-오프셋 보상 테크닉이 실현될 수 있는 예시적 FM 송신 시스템의 도면.
도 2는 본 발명의 테크닉이 실현될 수 있는, DC-오프셋 보상을 포함하는, 예시적 FM 검출 시스템의 도면.
도 3은 본 발명의 테크닉이 실현될 수 있는 예시적 동기화 및 DC-오프셋 보상 프로세서를 포함하는 예시적 FM 검출 시스템의 도면.
도 4는 주파수 변조에 의해 송신될 디지털 데이터 패킷에 대한 종래의 2 파트 프리앰블의 도면.
도 5는 본 발명에 따른 주파수 변조에 의해 송신될 디지털 데이터 패킷에 대한 예시적 3 파트 프리앰블의 도면.
도 6은 본 발명의 테크닉이 실현될 수 있게 하는 대안적 DC-오프셋 보상 프로세서의 도면.
본 발명은 무선 통신에 관한 것으로, 특히 주파수 변조(FM) 무선 송신기에서의 동기화 및 DC-오프셋 보상에 관한 것이다.
도 2는 DC-오프셋 보상을 포함하는 예시적 FM 복조 프로세서(200)의 도면이다. 도시된 바와 같이, 프로세서(200)는 FM 검출기(210), DC 추정 프로세서(220) 및 비교기(230)(슬라이서로서도 알려짐), 뿐만 아니라 도 1의 저역 필터(130)을 포함한다. 일정 진폭 FM 신호는 FM 검출기(210)의 입력에 연결되며, FM 검출기의 출력은 저역 필터(130)의 입력에 연결된다. 저역 필터(130)의 출력은 슬라이서(230)의 부가적 입력 및 DC 추정 프로세서(220)의 입력에 연결된다. DC 추정 프로세서(220)의 출력은 비교기(230)의 감산적 입력에 연결되어 있으며, 비교기(230)의 출력은 원하는 복원 기저대역 신호를 나타낸다. 도 1과 같이, 당분야의 업자라면 도 2의 컴포넌트들의 후술된 기능이 공지된 하드웨어 테크닉을 사용하여 이행될 수 있다는 것을 알 것이다.
동작 중에, FM 검출기(210)(예를 들어, 도 1의 시간 미분 프로세서(110) 및 혼합기(120)를 포함하는) 및 저역 필터(130)는 일정 진폭 FM 신호(예를 들어 공중을 통하여 수신된 FM 신호를 다운변환하고 하드 진폭 제한함으로써 얻어진)를 프로세스하여 (예를 들어 상술된 바와 같이 FM 검출기(210)의 디튜닝, 저역 필터(130) 및/또는 리코트 및 로컬 IF 오실레이터로부터 발생된) DC 오프셋을 포함하는 기지대역 신호를 제공한다. 이어서 DC 추정 프로세서(220)는 압도적인 DC-오프셋을 동적으로 추정하고, 슬라이서(230)는 DC-오프셋 추정을 제거하여 DC-프리 기저대역신호를 출력으로서 제공한다.
DC-추정 프로세서(220)은 수많은 방법으로 이행될 수 있다. 예시적인 DC 추정 프로세서가 도 3에 도시되어 있는데, 여기서 예시적 FM 복조 프로세서(300)는 교정 프로세서(310), 저항(320), 스위치(330), 및 캐패시터(340) 뿐만 아니라 도 2의 FM 검출기(210), 저역 필터(130) 및 슬라이서(230)를 포함하도록 도시되어 있다.
본 도면에서, 일정 포락선 FM 입력 신호는 FM 검출기(210)의 입력에 연결되어 있으며, FM 검출기(210)의 출력은 저역 필터(130)의 입력에 연결되어 있다. 저역 필터(130)의 출력은 슬라이서(230)의 부가적 입력 및 저항(320)의 한쪽 측면에 연결되어 있다. 저항(320)의 반대편은 스위치(330)의 제1 접점에 연결되어 있으며, 스위치(330)의 제2 접점은 슬라이서(230)의 감산 입력에 연결되어 있다. 슬라이서(230)의 출력은 후술된 바와 같이 복원된 DC-프리 기저대역 신호를 나타내며, 교정 프로세서에 피드백된다. 부가적으로, 교정 프로세서의 출력은 스위치(330)의 제어 입력에 연결되어 있으며, 캐패시터(340)은 스위치(330)의 제2 접점과 회로 접지 간에 연결되어 있다.
동작 중에, FM 검출기(210) 및 저역 필터(130)은 일정 포락선 FM 신호를 프로세서하여 도 2를 참조로 하여 상술된 DC 오프셋을 포함하는 기저대역 신호를 제공한다. 초기에(예, 디지털 데이터 패킷의 수신을 시작할 때에), 스위치(330)는 닫히고 저항(320) 및 캐패시터(340)은 저역 필터 또는 평균 회로로서 작용하여, 기저대역 신호의 DC 컴포넌트만이 슬라이서(230)의 감산 입력에 연결된다.
따라서, 송신 기저대역 신호가 DC-프리라고 가정하면(예, 논리 1 및 0에 상응하는 하이 및 로우 전압 레벨이 동수로 포함된다고 가정), 슬라이서(230)의 감산 입력은 검출된 기저대역 신호 내의 DC 오프셋의 추정(즉, 송신기 및/또는 수신기에서 FM 검출기(210), IF 필터(130), 및/또는 기준 오실레이터의 디튜닝으로부터 발생된 저역 필터(130)의 출력 내의 DC 바이어스의 추정)을 수신한다. 그 결과, 슬라이서(230)는 IF 필터 출력으로부터 DC-오프셋을 제거하여 원하는 것과 같은 DC-교정된 기저대역 신호를 제공한다.
일단 정확한 DC-오프셋 추정이 성립된 경우, 스위치(330)은 개방될 수 있어서 DC-오프셋 추정이 캐패시터(340)에 의해 효과적으로 저장된다. 그후에, FM 신호는 슬라이서(230)가 DC 오프셋을 제거하기 위해 DC-프리일 필요가 없다. 따라서, 종래의 DC 오프셋 보상 및 동기화 테크닉에 따라, 디지털 FM 시스템 내의 각 데이터 패킷은 각 패킷에 대한 실제 데이터의 수신 및 디코딩 이전에 DC 오프셋의 추정 및 저장을 제공하는 DC-프리 디지털 프리앰블에 의해 선행된다.
예를 들어, 공지된 2 파트 디지털 프리앰블은 1들과 0들의 16 비트 시퀀스와 그에 후속되어 1들과 0들을 동일한 개수로(교번적일 필요는 없음) 포함하는 DC-프리 동기화 코드 워드를 포함한다. 그러한 2 파트 디지털 프리앰블이 도 4에 도시되어 있다. 상기 도면에서, 32-비트 디지털 프리앰블(400)이 교번하는 논리 1과 0의 리딩 16-비트 시퀀스(410)를 포함하고 그에 후속하여 동일한 개수의 논리 1 및 0을 포함하는 16-비트 DC-프리 동기화 워드(420)를 포함하도록 도시되어 있다. 비록 동기화 워드(420)이 8개의 논리 0과 그에 후속된 8개의 논리 1을 포함하도록 도시되어 있으나, 동기화 워드는 동일한 개수의 논리 1 및 논리 0을 포함하는 어떤 16-비트 조합도 포함할 수 있다는 것을 당분야의 업자라면 알 것이다.
도 3의 (닫힌 위치에 스위치(330)를 갖고 있는) 시스템(300)에서, 16-비트 리딩 시퀀스(410)는 저역 IF 필터(130)의 기저대역 출력 내의 DC-오프셋과 적어도 거의 동일한 캐패시터(340) 상의 DC-전압을 포함한다. 그 결과, 슬라이서(230)의 기저대역 출력은 적어도 DC-프리에 근사하며 따라서 진정한(즉, 송신) 기저대역 신호의 적합한 복제이다. 따라서, 공지된 동기화 워드(420)에 의해 프로그램된 상관 프로세서(310)는 동기화 워드 매치를 검출할 수 있다. 그러한 매치를 검출한 후에, 상관 프로세서(310)는 스위치(330)을 개방하여 인입 디지털 데이터 패킷의 수신 및 검출에 대하여 (동기화 워드가 DC-프리이기도 하기 때문에 동기화 워드의 수신 및 검출 동안에 유용한 상태로 남아 있는) 압도적인 DC-오프셋 추정을 저장한다.
비록, 상술된 2 파트, DC-프리 프리앰블은 품질 동기화 및 DC-오프셋 보상을 제공하지만, 그것은 심각한 송신 오버헤드를 댓가로 치루게 된다. 보다 구체적으로, 어떤 정보도 품고있지 않은 32비트가 각 데이터 패킷에 송신된다. 전체 프리앰블이 제로 평균은 가져야 하기 때문에, 어떤 정보도 (또는 적어도 매우 적은 정보가) 그 안에 코드될 수 있다.
이러한 문제점을 완화시키기 위해, 본 발명은 디지털 프리앰블이 의도적으로 3개 이상의 파트로 분할되어서 정확한 DC 추정을 할 수 있으면서 동기화 및 다른 정보가 프리앰블 내에 포함될 수 있을 것을 개시한다. 구체적으로, 프리앰블의 쇼트 리딩 DC-프리 파트(예, 교번 논리 1 및 0 또는 동일한 개수의 1 및 0을 포함하는 다른 어떤 시퀀스)이 초기의 대략적인 DC-오프셋 추정을 제공하기 위해 사용될 수 있다. 그 후에, DC-프리가 필수가 아니지만 검출 에러를 방지하기 위해 보호되는 프리앰블의 동기화 파트가 데이터 패킷의 검출을 동기화하기 위해서 뿐만 아니라, 타이밍 및/또는 다른 유용한 정보(예, 채널 식별, 착신지 어드레스, 하루의 시간, 사용자 식별)를 반송하기 위해 사용될 수도 있다.
동기화 파트에 후속하여, 또는 동기화 파트 자체 내에, 하나 이상의 트레일링 DC-프리 파트(예, 교번하는 논리 1 및 논리 0의 시퀀스 또는 동일 개수의 논리 1 및 논리 0을 포함하는 다른 시퀀스)가 멀티-파트 프리앰블에 후속하는 데이터 패킷의 검출 이전에 정밀한 DC-오프셋 추정을 제공하기 위해 포함될 수 있다. 동기화 파트가 코딩에 의해 보호되고, 동기화 파트가 검출된 후에 타이밍이 정확하게 알려지기 때문에, 리딩 DC-프리 파트 처럼 트레일링 DC-프리 파트(들)이 매우 짧게 될 수 있다. 결론적으로, 멀티-파트 프리앰블의 DC-프리 파트(portion)에 의해 유입된 오버헤드는 상술된 2 파트 프리앰블에 비해 훨씬 감소된다.
본 발명에 따른 예시적인 멀티-파트 프리앰블이 도 5에 도시되어 있다. 도면에서, 3-파트 프리앰블(500)이 DC-프리 리딩 시퀀스(510), 그에 후속하는 DC 프리일 필요가 없으며 각 데이터 패킷마다 상이할 수 있는 다중-비트 동기화 워드(520)을 포함하는 것으로 도시되어 있다. 타이밍 및/또는 다른 정보를 포함할 수 있으며 검출 에러로부터 보호하기 위해 코딩된 동기화 워드(520)가 트레일링 DC-프리 시퀀스(530)에 의해 차례로 후속된다. 비록 리딩 및 트레일링 DC-프리 시퀀스(510)(530)이 도면에서 교번하는 논리 1 및 0의 4-비트 시퀀스로 도시되어 있으나, 당분야의 업자라면 실제로 각 DC-프리 시퀀스(510)(530)가 길이에 있어서 더 길거나 짤게될 수 있으며 동일 개수의 논리 1 및 논리 0을 갖는 어떤 DC-프리 시퀀스도 포함할 수 있다는 것을 알 것이다.
예시적 프리앰블(500)이 도 3의 시스템(300)에 의해 수신되는 경우, 리딩 DC-프리 시퀀스(510)는 저장 캐패시터(340) 상의 기저대역 DC 오프셋의 대략적인 추정을 유도한다. 비록 추정이 대략적이지만, 코딩된 동기화 워드(520)(예, 상관 프로세서(310)에 의해)를 성공적으로 검출하기에는 충분하다. 어떤 DC-오프셋의 존재 하에서 수많은 검출에 대하여 보호하기 위한 동기화 워드의 코딩 방법은 당분야에서 공지되어 있다. 일단 상관 프로세서(310)가 동기화 워드(520)를 검출한 경우, 수신된 비트들 간의 타이밍이 잘 알려지게 된다. 결론적으로, 상관 프로세서(310)는 트레일링 DC-프리 시퀀스(530)의 끝에서 스위치(330)를 정확하게 개방할 수 있어서 이에 의해 인입 디지털 데이터 패킷의 수신 및 검출에 대한 DC 오프셋의 정확한 추정을 저장한다.
상술된 바와 같이, DC-프리 시퀀스(510, 530)이 매우 짧을 수 있다는 사실은 동기화 워드(520)가 유용한 정보를 반송할 수 있다는 사실과 함께, 예시적 3 파트 프리앰블(500)과 결합된 오버헤드가 종래의 DC-프리 프리앰블에 비해 현저하게 감소된다는 것을 의미한다. 당분야의 업자라면 도 5에 도시된 프리앰블(500)의 3 파트의 정확한 길이는 변화할 수 있으며 설계상의 선택의 문제이라는 것을 알 것이다. 또한, 예시적 프리앰블(500)은 예를 들어 동기화 워드(520) 내에 내재될 수있는 부가적인 트레일링 DC-프리 시퀀스를 포함할 수 있다.
동기화 코드(예, 동기화 워드(520)에 대한 코드)를 찾아내는 것이 가능하여, 각 동기화 워드가 심각한 열화 코드 성능 없이 DC-프리 시퀀스에 의해 시작하고, 시퀀스를 포함하고/하거나, 시퀀스에 의해 종료될 것이 보장된다는 것을 주목하라. 그러한 경우에, 리딩 및/또는 트레일링 DC-프리 시퀀스(예, 도 5의 리딩 시퀀스(510) 및/또는 트레일링 시퀀스(530))가 생략될 수 있으며, 총 프리앰블 길이가 감소될 수 있다. 대안적으로, 반드시 DC-프리일 필요는 없는 리딩 및/또는 트레일링 시퀀스가 이미 코딩된 동기화 워드의 하나 이상의 비트에 기초하여 의도적으로 선택될 수 있어서, 프리앰블의 리딩 및/또는 트레일링 DC-프리 파트의 길이를 효과적으로 연장시킨다. 예를 들어, m-비트 리딩 또는 트레일링 시퀀스가 동기화 워드의 처음 또는 최종 k 비트에 기초하여 선택될 수 있어서 총 프리앰블의 처음 또는 최종 k+m 비트가 DC-프리이다.
본 발명의 특정 예시적 실시예에 따라, 3 파트 디지털 프리앰블은 교번하는 논리 1 및 0의 시퀀스의 리딩 4-비트 시퀀스, 그에 후속하는 64 비트의 변화 인코딩 동기화 및 정보 시퀀스 및 그에 후속하는 논리 1 및 0의 4-비트 교번 시퀀스를 포함한다. 동기화 시퀀스는 코딩되어서 최종의 2개의 동기화 비트가 논리 10 또는 논리 01 중에 하나가 되도록 보장되고, 다음으로 트레일링 시퀀스가 총 프리앰블의 최종의 6개 비트(즉, 동기화 워드의 최종 2개 비트, 및 트레일링 DC-프리 시퀀스의 4개 비트)가 교번적으로 논리 1 및 0이 될 것이 보장되도록 선택된다. 이것은 코딩된 동기화 워드의 최종 비트에 의존하여 저장된 트레일러(예, 1010 또는 0101)를선택적으로 반전시킴으로써 실행된다.
당분야의 업자라면 도 3의 단순한 RC 평균기는 기술적 목적으로 도시되어 있으며, 실제로는 보다 복잡한 선형 추정 회로가 실행될 수 있다는 것을 알 것이다. 또한, 고-임피던스 저항이 일단 스위치(330)가 개방되면 기저대역 DC 오프셋 내의 변화의 느린 트래킹을 참작하도록 스위치(330)의 접점을 가로질러 배치될 수 있다.
또한 비선형 추정 회로가 본 발명의 오버헤드 감소 프리앰블와 더불어 잘 동작한다는 것을 주목하라. 도 6은 예를 들어 도 3의 시스템(300) 내의 저항(320), 스위치(330) 및 캐패시터(340)을 교체할 수 있는 예시적 비선형 추정 회로(600)를 도시한다. 도 6에서, 비선형 추정기가 제1 및 제2 다이오드(610)(620), 제1 및 제2 전원 저항(630)(640), 제1 및 제2 피크 저장 캐패시터(670)(680), 제1 및 제2 평균화 저항(650)(660) 뿐만 아니라, 도 3의 저장 스위치(330) 및 저장 캐패시터(340)가 도시되어 있다.
동작 중에, 제1 다이오드(610), 제1 전원 저항(630), 및 제1 피크 저장 캐패시터(670)는 조합하여 포지티브 피크 검출기 회로로서 동작하여 검출된 기저대역 신호의 포지티브 포락선(즉 도 2의 IF 필터(130)의 출력)이 제1 피크 저장 캐패시터(670) 상에 저장되게 한다. 동시에, 제2 다이오드(620), 제2 전원 저항(640), 및 제2 피크 저장 캐패시터(680)는 조합하여 네가티브 피크 검출기 회로로서 동작하여 검출된 기저대역 신호의 네가티브 포락선이 제2 피크 저장 캐패시터(680) 상에 저장되게 한다. 따라서, 스위치(330)가 닫힌 경우, 포지티브 및 네가티브 포락선들은 각각 제1 및 제2 평균화 저항(650)(660)을 통하여 평균화되고, 기저대역 신호의 DC 오프셋의 추정은 저장 캐패시터(340) 상에 유도된다.
이전과 같이, 저장 스위치(330)는 일단 정확한 DC 오프셋 추정이 (예로, 본 발명에 따른 멀티-파트 프리앰블의 수신의 끝에서) 성립되기만 하면 개방될 수 있다. 또한, 도 6에 도시된 바와 같이, 다른 스위치가 추정 회로 앞에 배치될 수 있어서, DC 오프셋 추정이 열악한 신호 조건에 의해 방해받지 않는다. 달리 말하면, 수신 신호 강도 표시기(RSSI)가 전단 스위치(front-end switch)를 제어하기 위해 사용될 수 있어서 수신 신호가 충분한 강도인 경우에 DC 오프셋 추정이 갱신되기만 한다. 수신 신호 강도 표시기를 실행시키는 방법은 당분야에 공지되어 있다.
일반적으로, 본 발명은 FM 송신 시스템에서 동기화 및 DC-오프셋과 관련된 오버헤드를 감소시키는 방법 및 장치를 개시한다. 예시적 실시예에 따라, 멀티-파트 디지털 프리앰블이 쇼트 리딩 DC-프리 파트 및 DC-프리일 필요는 없으며 타이밍 및/또는 다른 유용한 정보를 반송하는 코드-보호 동기화 파트를 포함한다. 부가적으로, 하나 이상의 트레일링 DC-프리 파트는 DC-오프셋 추정의 정밀한 튜닝을 제공한다. 유익하게는, 리딩 및 트레일링 DC-프리 파트가 매우 짧고, 동기화 파트는 데이터 패킷마다 다른 유용한 정보를 반송하기 때문에, 본 발명의 디지털 프리앰블과 관련된 오버헤드가 종래의 전체 DC-프리 디지털 프리앰블에 비해 현저하게 감소된다.
당분야의 업자라면 본 발명이 설명의 목적으로 상기 기술된 특정 실시예들에 한정되는 것은 아니며 수많은 대안적 실시예들이 고안될 수도 있다는 것을 알 것이다. 예를 들어, 비록 본 발명에 따른 멀티파트 디지털 프리앰블의 리딩 및 트레일링 파트는 상기 내용에서 때때로 완전히 DC-프리인 것으로 기술되었으나, 당분야의 업자라면 실질적 DC-프리 리딩 및 트레일링 파트(예, 논리 1이 논리 0보다 미소하게 더 많은 리딩 및 트레일링 시퀀스 또는 그 역)가 다소 품질이 떨어지지만 특정 상황에서 만족스러운 동기화 및 오프셋 보상을 제공할 수 있다는 것을 알 것이다. 따라서 본 발명의 범위는 전술한 상세한 설명이 아닌 본 명세서에 첨부된 특허청구범위에 의해 정의되며, 청구범위의 의미와 일치되는 모든 등가물들이 그 안에 포함되도록 되어 있다.

Claims (48)

  1. 무선 송신기에 있어서,
    반송 신호의 변조에 의해 디지털 데이터 패킷을 연속하여 송신하는 변조기를 포함하되,
    상기 변조기는 각 송신 디지털 데이터 패킷에 대하여 디지털 프리앰블을 제공하고,
    각 디지털 프리앰블은 동기화 파트 및 적어도 2개의 실질적 DC-프리 파트를 포함하는
    무선 송신기.
  2. 제1항에 있어서, 각 디지털 프리앰블은 실질적 DC-프리 리딩 파트, 동기화 파트, 및 하나 이상의 실질적 DC-프리 트레일링 파트를 포함하는 무선 송신기.
  3. 제2항에 있어서, 각 동기화 파트는 수신기에서의 검출 에러로부터 보호하기 위해 코딩되는 무선 송신기.
  4. 제2항에 있어서, 각 동기화 파트는 타이밍 정보를 포함하는 무선 송신기.
  5. 제2항에 있어서, 각 동기화 파트는 상기 동기화 파트가 포함되어 있는 디지털 데이터 패킷에 고유한 정보를 포함하는 무선 송신기.
  6. 제5항에 있어서, 각 동기화 파트는 상기 동기화 파트가 결합되어 있는 디지털 데이터 패킷에 대한 적어도 하나의 채널 식별자, 착신지 어드레스, 및 수신지 식별자를 포함하는 무선 송신기.
  7. 제2항에 있어서, 각 디지털 데이터 패킷에 대하여 상기 디지털 프리앰블을 제공하기 위해 동기화 워드가 발생되고, 각 동기화 워드는 실질적 DC-프리 리딩 시퀀스, 동기화 시퀀스 및 하나 이상의 실질적 DC-프리 트레일링 시퀀스를 포함하도록 코딩되는 무선 송신기.
  8. 제2항에 있어서, 리딩 시퀀스, 동기화 시퀀스, 및 하나 이상의 트레일링 시퀀스가 개별적으로 생성되고 각 디지털 데이터 패킷에 대하여 상기 디지털 프리앰블을 제공하기 위해 조합되는 무선 송신기.
  9. 제8항에 있어서, 각 디지털 프리앰블의 리딩 시퀀스는 실질적 DC-프리인 무선 송신기.
  10. 제8항에 있어서, 각 디지털 프리앰블의 트레일링 시퀀스는 실질적 DC-프리인 무선 송신기.
  11. 제8항에 있어서, 상응하는 동기화 시퀀스의 처음의 k 비트에 기초하여 m-비트 리딩 시퀀스가 선택되어서 각 디지털 프리앰블의 처음의 k+m 비트가 실질적 DC-프리인 무선 송신기.
  12. 제8항에 있어서, 상응하는 동기화 시퀀스의 최종의 k 비트에 기초하여 m-비트 트레일링 시퀀스가 선택되어서 각 디지털 프리앰블의 최종의 k+m 비트가 실질적 DC-프리인 무선 송신기.
  13. 제8항에 있어서, 각 디지털 프리앰블은 교번하는 논리 1 및 논리 0의 리딩 시퀀스, 그에 후속하는 동기화 시퀀스, 그에 후속하는 교번하는 논리 1 및 논리 0의 트레일링 시퀀스를 포함하는 무선 송신기.
  14. 제13항에 있어서, 각 리딩 시퀀스는 길이가 4 비트이고, 각 동기화 시퀀스는 길이가 64 비트이고, 각 트레일링 시퀀스는 길이가 4비트이고, 각 트레일링 시퀀스는 각 디지털 프리앰블이 6-비트 DC-프리 시퀀스로 끝나도록 보장하기 위해 상기 동기화 시퀀스의 하나 이상의 최종 비트에 기초하여 선택되는 무선 송신기.
  15. 제14항에 있어서, 각 트레일링 시퀀스는 상기 동기화 시퀀스의 최종 비트에 따라 저장 DC-프리 시퀀스를 선택적으로 반전시킴으로써 발생되는 무선 송신기.
  16. 무선 수신기에 있어서,
    연속된 디지털 데이터 패킷 - 각 디지털 데이터 패킷은 디지털 프리앰블을 포함하고, 각 디지털 프리앰블은 동기화 파트 및 적어도 2개의 실질적 DC-프리 파트를 포함함 -을 수신하고 복조하는 검출기, 및
    상기 검출기의 출력으로부터 DC 오프셋을 추정하고 제거하며 상기 검출기의 출력을 동기화하는 추정 및 동기화 프로세서
    를 포함하되,
    상기 프로세서는 상기 데이터 패킷 프리앰블의 실질적 DC-프리 파트 중에 하나에 기초하여 각 디지털 데이터 패킷에 대한 DC 오프셋의 대략적인 추정을 제공하고, 일단 상기 데이터 패킷에 대한 대략적인 추정이 성립되면 상기 데이터 패킷 프리앰블의 상기 동기화 파트에 기초하여 각 디지털 데이터 패킷을 동기화하고, 일단 상기 데이터 패킷에 대한 동기화가 성립되면 상기 데이터 패킷 프리앰블의 상기 실질적 DC-프리 파트 중의 다른것에 기초하여 각 디지털 데이터 패킷에 대한 DC 오프셋의 정밀한 추정을 제공하는
    무선 수신기.
  17. 제16항에 있어서, 각 디지털 프리앰블은 실질적 DC-프리 리딩 파트, 동기화 파트, 및 하나 이상의 실질적 DC-프리 트레일링 파트를 포함하는 무선 수신기.
  18. 제17항에 있어서, 각 동기화 파트는 수신기에서의 검출 에러로부터 보호하기 위해 코딩되는 무선 수신기.
  19. 제17항에 있어서, 각 동기화 파트는 타이밍 정보를 포함하는 무선 수신기.
  20. 제17항에 있어서, 각 동기화 파트는 상기 동기화 파트가 포함되어 있는 디지털 데이터 패킷에 고유한 정보를 포함하는 무선 수신기.
  21. 제20항에 있어서, 각 동기화 파트는 상기 동기화 파트가 결합되어 있는 디지털 데이터 패킷에 대한 적어도 하나의 채널 식별자, 착신지 어드레스, 및 수신지 식별자를 포함하는 무선 수신기.
  22. 제17항에 있어서, 각 디지털 데이터 패킷에 대한 상기 디지털 프리앰블 내에 동기화 워드가 포함되고, 각 동기화 워드는 실질적 DC-프리 리딩 시퀀스, 동기화 시퀀스 및 하나 이상의 실질적 DC-프리 트레일링 시퀀스를 포함하도록 코딩되는 무선 수신기.
  23. 제17항에 있어서, 리딩 시퀀스, 동기화 시퀀스, 및 하나 이상의 트레일링 시퀀스가 각 디지털 데이터 패킷의 상기 디지털 프리앰블 내에서 조합되는 무선 수신기.
  24. 제23항에 있어서, 각 디지털 프리앰블의 리딩 시퀀스는 실질적 DC-프리인 무선 수신기.
  25. 제23항에 있어서, 각 디지털 프리앰블의 트레일링 시퀀스는 실질적 DC-프리인 무선 수신기.
  26. 제23항에 있어서, 상응하는 동기화 시퀀스의 처음의 k 비트에 기초하여 m-비트 리딩 시퀀스가 선택되어서 각 디지털 프리앰블의 처음의 k+m 비트가 실질적 DC-프리인 무선 수신기.
  27. 제23항에 있어서, 상응하는 동기화 시퀀스의 최종의 k 비트에 기초하여 m-비트 트레일링 시퀀스가 선택되어서 각 디지털 프리앰블의 최종의 k+m 비트가 실질적 DC-프리인 무선 수신기.
  28. 제23항에 있어서, 각 디지털 프리앰블은 교번하는 논리 1 및 논리 0의 리딩 시퀀스, 그에 후속하는 동기화 시퀀스, 그에 후속하는 교번하는 논리 1 및 논리 0의 트레일링 시퀀스를 포함하는 무선 수신기.
  29. 제28항에 있어서, 각 리딩 시퀀스는 길이가 4 비트이고, 각 동기화 시퀀스는길이가 64 비트이고, 각 트레일링 시퀀스는 길이가 4비트이고, 각 트레일링 시퀀스는 각 디지털 프리앰블이 6-비트 DC-프리 시퀀스로 끝나도록 보장하기 위해 상기 동기화 시퀀스의 하나 이상의 최종 비트에 기초하여 선택되는 무선 수신기.
  30. 제29항에 있어서, 각 트레일링 시퀀스는 상기 동기화 시퀀스의 최종 비트에 따라 저장 DC-프리 시퀀스를 선택적으로 반전시킴으로써 발생되는 무선 수신기.
  31. 제16항에 있어서, 상기 추정 및 동기화 프로세서는 필터 저항, 저장 캐패시터 및 비교기를 포함하는 무선 수신기.
  32. 제31항에 있어서, 상기 추정 및 동기화 프로세서는 상관 프로세서 및 스위치를 더 포함하는 무선 수신기.
  33. 디지털 데이터 패킷을 통신하는 방법에 있어서,
    상기 디지털 데이터 패킷에 대한 디지털 프리앰블- 상기 프리앰블은 동기화 파트 및 적어도 2개의 실질적 DC-프리 파트를 포함함 -을 발생시키는 단계, 및
    상기 디지털 프리앰블을 상기 디지털 데이터 패킷에 의해 송신기로부터 수신기로 송신하는 단계
    를 포함하는 디지털 데이터 패킷 통신 방법.
  34. 제33항에 있어서, 각 디지털 프리앰블은 실질적 DC-프리 리딩 파트, 동기화 파트, 및 하나 이상의 실질적 DC-프리 트레일링 파트를 포함하는 디지털 데이터 패킷 통신 방법.
  35. 제34항에 있어서, 각 동기화 파트는 수신기에서의 검출 에러로부터 보호하기 위해 코딩되는 디지털 데이터 패킷 통신 방법.
  36. 제34항에 있어서, 각 동기화 파트는 타이밍 정보를 포함하는 디지털 데이터 패킷 통신 방법.
  37. 제34항에 있어서, 각 동기화 파트는 상기 동기화 파트가 포함되어 있는 디지털 데이터 패킷에 고유한 정보를 포함하는 디지털 데이터 패킷 통신 방법.
  38. 제37항에 있어서, 각 동기화 파트는 상기 동기화 파트가 결합되어 있는 디지털 데이터 패킷에 대한 적어도 하나의 채널 식별자, 착신지 어드레스, 및 수신지 식별자를 포함하는 디지털 데이터 패킷 통신 방법.
  39. 제34항에 있어서, 각 디지털 데이터 패킷에 대하여 상기 디지털 프리앰블을 제공하기 위해 동기화 워드가 발생되고, 각 동기화 워드는 실질적 DC-프리 리딩 시퀀스, 동기화 시퀀스 및 하나 이상의 실질적 DC-프리 트레일링 시퀀스를 포함하도록 코딩되는 디지털 데이터 패킷 통신 방법.
  40. 제34항에 있어서, 리딩 시퀀스, 동기화 시퀀스, 및 하나 이상의 트레일링 시퀀스가 개별적으로 생성되고 각 디지털 데이터 패킷에 대하여 상기 디지털 프리앰블을 제공하기 위해 조합되는 디지털 데이터 패킷 통신 방법.
  41. 제40항에 있어서, 각 디지털 프리앰블의 리딩 시퀀스는 실질적 DC-프리인 디지털 데이터 패킷 통신 방법.
  42. 제40항에 있어서, 각 디지털 프리앰블의 트레일링 시퀀스는 실질적 DC-프리인 디지털 데이터 패킷 통신 방법.
  43. 제40항에 있어서, 상응하는 동기화 시퀀스의 처음의 k 비트에 기초하여 m-비트 리딩 시퀀스가 선택되어서 각 디지털 프리앰블의 처음의 k+m 비트가 실질적 DC-프리인 디지털 데이터 패킷 통신 방법.
  44. 제40항에 있어서, 상응하는 동기화 시퀀스의 최종의 k 비트에 기초하여 m-비트 트레일링 시퀀스가 선택되어서 각 디지털 프리앰블의 최종의 k+m 비트가 실질적 DC-프리인 디지털 데이터 패킷 통신 방법.
  45. 제40항에 있어서, 각 디지털 프리앰블은 교번하는 논리 1 및 논리 0의 리딩 시퀀스, 그에 후속하는 동기화 시퀀스, 그에 후속하는 교번하는 논리 1 및 논리 0의 트레일링 시퀀스를 포함하는 디지털 데이터 패킷 통신 방법.
  46. 제45항에 있어서, 각 리딩 시퀀스는 길이가 4 비트이고, 각 동기화 시퀀스는 길이가 64 비트이고, 각 트레일링 시퀀스는 길이가 4비트이고, 각 트레일링 시퀀스는 각 디지털 프리앰블이 6-비트 DC-프리 시퀀스로 끝나도록 보장하기 위해 상기 동기화 시퀀스의 하나 이상의 최종 비트에 기초하여 선택되는 디지털 데이터 패킷 통신 방법.
  47. 제46항에 있어서, 각 트레일링 시퀀스는 상기 동기화 시퀀스의 최종 비트에 따라 저장 DC-프리 시퀀스를 선택적으로 반전시킴으로써 발생되는 디지털 데이터 패킷 통신 방법.
  48. 제35항에 있어서,
    상기 수신기에서, 상기 데이터 패킷 프리앰블의 실질적 DC-프리 파트 중에 하나에 기초하여 상기 디지털 데이터 패킷에 대한 DC 오프셋의 대략적인 추정을 제공하는 단계,
    상기 데이터 패킷 프리앰블의 상기 동기화 파트 및 상기 대략적인 추정에 기초하여 상기 수신기에서 상기 디지털 데이터 패킷을 동기화하는 단계, 및
    상기 수신기에서, 일단 상기 데이터 패킷에 대한 동기화가 성립되면 상기 데이터 패킷 프리앰블의 상기 실질적 DC-프리 파트 중의 다른것에 기초하여 상기 디지털 데이터 패킷에 대한 DC 오프셋의 정밀한 추정을 제공하는 단계
    를 더 포함하는 디지털 데이터 패킷 통신 방법.
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