KR20010068292A - 메모리 억세스 제어기 - Google Patents
메모리 억세스 제어기 Download PDFInfo
- Publication number
- KR20010068292A KR20010068292A KR1020000000133A KR20000000133A KR20010068292A KR 20010068292 A KR20010068292 A KR 20010068292A KR 1020000000133 A KR1020000000133 A KR 1020000000133A KR 20000000133 A KR20000000133 A KR 20000000133A KR 20010068292 A KR20010068292 A KR 20010068292A
- Authority
- KR
- South Korea
- Prior art keywords
- bit data
- data
- register
- pack
- external memory
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0038—System on Chip
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
Abstract
본 발명은 메모리 억세스 제어기에 관한 것으로, 종래 오에스디내 기능블록중 최대 데이터 폭을 사용하는 기능블록과 동일한 데이터 폭을 갖는 외부 메모리를 사용하여 데이터를 입출력함으로써, 작은 데이터 폭을 사용하는 기능블록의 경우 메모리의 낭비가 크고, 이로 인하여 전체적인 시스템의 비용이 증가하게 되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 외부 데이터 폭과 동일 비트의 레지스터를 이용하여 각 기능블록에서 필요한 데이터 폭으로 팩 또는 언팩하여 외부 메모리를 억세스함으로써, 상기 외부 메모리의 낭비를 방지하며 전체적인 시스템의 비용을 최소화하는 효과가 있다.
Description
본 발명은 메모리 억세스 제어기에 관한 것으로, 특히 서로 다른 데이터 폭을 갖고 외부 메모리를 억세스하는 복수의 기능 블록으로 이루어진 에스오씨에 있어서 각 기능 블록의 데이터를 팩(pack) 또는 언팩(unpack)하여 외부 메모리를 엑세스하도록 한 메모리 억세스 제어기에 관한 것이다.
현재 에이직(ASIC)의 집적도가 높아짐에 따라 과거에 여러개의 칩으로 구현했던 기능을 단일 칩 안에서 이루어지도록 각기 서로 다른 기능을 수행하는 복수의 칩을 합친 에스오씨(SOC : System On a Chip)를 구현하여 사용하고 있다.
도 1은 종래 기술에 의한 외부 데이터를 이용한 에스오씨의 구성을 보인 블록도로서, 이에 도시된 바와 같이 사용될 최대 데이터 폭인 64비트 데이터를 저장하는 외부 메모리(10)와; 각기 서로 다른 데이터 폭을 가지는 복수의 기능 블록(20)(21)으로 이루어져 상기 외부 메모리(10)의 데이터 폭에 맞춰 64비트 데이터 버스로 상기 외부 메모리(10)를 엑세스하는 에스오씨(20)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.
에스오씨(20)내 각기 16비트와 24비트로 데이터를 처리하는 기능 블록(20)(21)에서 64비트로 데이터를 저장하는 외부 메모리(10)를 각각 64비트 데이터 버스를 통해 억세스하여 16비트 데이터와 24비트 데이터를 저장하거나 읽어들이게 된다.
이때, 상기 외부 메모리(10)의 데이터 폭은 상기 에스오씨(20)내 복수의 기능블록중최대 데이터폭을 사용하는 기능블록의 데이터 폭과 일치시킨다.
상기와 같이 종래 오에스디내 기능블록중 최대 데이터 폭을 사용하는 기능블록과 동일한 데이터 폭을 갖는 외부 메모리를 사용하여 데이터를 입출력함으로써, 작은 데이터 폭을 사용하는 기능블록의 경우 메모리의 낭비가 크고, 이로 인하여 전체적인 시스템의 비용이 증가하게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 각각 16비트 또는 24비트의 데이터 폭을 갖는 오에스디내 복수의 기능블록에서 64비트의 데이터 폭을 갖는 외부 메모리를 억세스시 상기 각 기능 블록의 데이터를 팩 또는 언팩하여 외부 메모리를 엑세스하도록 한 메모리 억세스 제어기를 제공함에 그 목적이 있다.
도 1은 종래 기술에 의한 외부 데이터를 이용한 에스오씨의 구성을 보인 블록도.
도 2는 본 발명을 적용한 에스오씨의 구성을 보인 블록도.
도 3은 도 2에서 메모리 억세스 제어부의 구성을 보인 블록도.
도 4 및 도 5는 각기 스테이트에 따른 레지스터의 맵핑을 보인 도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 외부 메모리 200 : 에스오씨
210∼220 : 기능블록 230 : 메모리 억세스 제어부
231, 232 : 레지스터 233, 235 : 상태 제어기
234 : 제1 팩 및 언팩부 236 : 제1 팩 및 언팩부
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 각각 일정비트의 데이터를 저장하는 제1,제2 레지스터와; n개의 스테이트를 업카운트하는 제1 상태 제어기와; 상기 제1 상태 제어기의 출력신호에 의해 상기 제1,제2 레지스터에서 a비트 데이터를 팩(pack)하여 b비트 데이터로 출력하거나 b비트 데이터를 a비트 데이터로 언팩(unpack)하여 출력하는 제1 팩 및 언팩부와; m개의 스테이트를 업카운트하는 제2 상태 제어기와; 상기 제2 상태 제어기의 출력신호에 의해 상기 제1,제2 레지스터에서 c비트 데이터를 팩하여 b비트 데이터로 출력하거나 b비트 데이터를 c비트 데이터로 언팩하여 출력하는 제2 팩 및 언팩부로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명을 적용한 에스오씨의 구성을 보인 블록도로서, 이에 도시한 바와 같이 사용될 최대 데이터 폭인 64비트 데이터를 저장하는 외부 메모리(100)와; 각기 서로 다른 데이터 폭을 가지는 복수의 기능 블록(210)(220)과, 서로 다른 폭을 갖는 데이터를 64비트 데이터로 팩/언팩하여 출력하는 메모리 억세스 제어부(230)로 이루어져 상기 외부 메모리(100)의 데이터 폭에 맞춰 각각의 데이터 폭을 변환하여 64 비트 데이터 버스를 통해 상기 외부 메모리(100)를 엑세스하는 에스오씨(200)로 구성한다.
그리고, 상기 메모리 억세스 제어부(230)는 도 3에 도시한 바와 같이 각각 64비트 데이터를 저장하는 레지스터(231)(232)와; 8개의 스테이트를 업카운트하는 상태 제어기(233)와; 16비트 데이터 포트를 억세스할 때 마다 순차적으로 입력되는 상태 제어기(233)의 출력신호에 의해 16비트 데이터를 상기 레지스터(231)(232)에 저장하여 64비트 데이터로 바꾸어 출력하는 팩 동작을 수행하고, 상기 상태 제어기(233)의 출력신호에 의해 64비트 데이터를 상기 레지스터(231)(232)에 저장한뒤 이를 16비트 데이터를 바꾸어 출력하는 언팩 동작을 수행하는 제1 팩 및 언팩부(234)와; 16개의 스테이트를 업카운트하는 상태 제어기(235)와; 24비트 데이터 포트를 억세스할 때 마다 순차적으로 입력되는 상태 제어기(235)의 출력신호에 의해 24비트 데이터를 상기 레지스터(231)(232)에 저장하여 64비트 데이터로 바꾸어 출력하는 팩 동작을 수행하고, 상기 상태 제어기(235)의 출력신호에 의해 64비트 데이터를 상기레지스터(231)(232)에 저장한뒤 이를 24비트 데이터를 바꾸어 출력하는 언팩 동작을 수행하는 제2 팩 및 언팩부(236)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 4 및 도 5를 참조하여 상세히 설명한다.
각기 16비트와 24비트의 데이터를 처리하는 복수의 기능 블록(210)(220)에서 64비트 데이터 버스를 통해 외부 메모리(100)를 억세스하고자 하는 경우, 우선, 16비트 데이터를 처리하는 기능블록(210)에서 외부 메모리(100)에 데이터를 저장하고자 하면, 상기 기능블록(210)에서 출력되는 16비트 데이터를 순차적으로 입력되는 상태 제어기(233)의 출력신호에 의해 16비트 데이터를 레지스터(231)(232)에 저장한다.
즉, 도 4와 같이 제1 팩 및 언팩부(234)는 상기 상태 제어기(233)의 제1 스테이트에서 최초 입력되는 16비트 데이터를 레지스터(231)의 63∼48에 저장하고, 제2 스테이트에서 입력되는 16비트 데이터를 상기 레지스터(231)의 47∼32에 저장하고, 제3 스테이트에서 입력되는 16비트 데이터를 상기 레지스터(231)의 31∼16에 저장하고, 제4 스테이트에서 입력되는 16비트 데이터를 상기 레지스터(231)의 15∼0에 저장함과 아울러 외부 메모리(100)에 64비트 데이터 버스를 통해 저장한다.
그리고, 상기 제1 팩 및 언팩부(234)는 다음 스테이트에서 입력되는 16비트 데이터를 레지스터(232)의 63∼48에 저장하며, 16비트 데이터의 입력됨에 따라 상기 상태 제어기(233)에서 1 스테이트씩 증가되면, 상기 제1 팩 및 언팩부(234)는 입력되는 데이터를 순차적으로 상기 레지스터(232)에 저장하고, 이가 완료되면 외부 메모리(100)에 저장한다.
이때, 상기 상태 제어기(233)는 스테이트를 초기화한다.
또한, 상기 외부 메모리(100)에 저장된 64비트 데이터가 입력되면, 최초 스테이트에서 상기 제1 팩 및 언팩부(234)는 이를 레지스터(231)에 저장함과 아울러 레지스터(231)의 63∼48에 저장된 데이터를 기능블록(210)으로 전달하며, 스테이트가 1씩 증가함에 따라 상기 제1 팩 및 언팩부(234)는 상기 레지스터(231)의 47∼32, 31∼16, 15∼0에 저장된 데이터를 언팩하여 출력하며, 다음 상기 외부 메모리(100)에 저장된 64비트 데이터를 상기 레지스터(232)에 저장한 후, 이를 언팩하여 상기 기능블록(210)으로 전달한다.
그리고, 24비트 데이터를 처리하는 기능블록(220)의 데이터를 외부 메모리(100)에 저장하는 경우, 상태제어기(235)의 스테이트를 입력받은 제2 팩 및 언팩부(236)는 도 5와 같이 상기 24비트 데이터를 레지스터(231)의 63∼40에 저장하고, 다음 스테이트에서 입력되는 24비트 데이터를 상기 레지스터(231)의 39∼16에 저장하고, 다음 스테이트에서 입력되는 데이터를 상기 레지스터(231)의 15∼0 및 레지스터(232)의 63∼55에 저장함과 아울러 상기 레지스터(231)에 저장된 데이터를 외부 메모리(100)에 저장한다.
그리고, 다음 스테이트에서 상기 제2 팩 및 언팩부(236)는 24비트 데이터를 레지스터(232)의 54∼32에 저장하고, 다음 스테이트에서 입력되는 24비트 데이터를 상기 레지스터(232)의 31∼8에 저장하고, 다음 스테이트에서 입력되는 데이터를 상기 레지스터(232)의 7∼0 및 레지스터(231)의 63∼48에 저장함과 아울러 상기 레지스터(232)에 저장된 데이터를 외부 메모리(100)에 저장한다.
그리고, 다음 스테이트에서 상기 제2 팩 및 언팩부(236)는 24비트 데이터를 레지스터(231)의 47∼24에 저장하고, 다음 스테이트에서 입력되는 24비트 데이터를 상기 레지스터(231)의 23∼0에 저장함과 아울러 상기 레지스터(231)에 저장된 데이터를 외부 메모리(100)에 저장한다.
그리고, 상기 제2 팩 및 언팩부(236)는 다음 스테이트에서 상기 24비트 데이터를 레지스터(232)의 63∼40에 저장하고, 다음 스테이트에서 입력되는 24비트 데이터를 상기 레지스터(232)의 39∼16에 저장하고, 다음 스테이트에서 입력되는 데이터를 상기 레지스터(232)의 15∼0 및 레지스터(231)의 63∼55에 저장함과 아울러 상기 레지스터(232)에 저장된 데이터를 외부 메모리(100)에 저장한다.
그리고, 다음 스테이트에서 상기 제2 팩 및 언팩부(236)는 24비트 데이터를 레지스터(231)의 54∼32에 저장하고, 다음 스테이트에서 입력되는 24비트 데이터를 상기 레지스터(231)의 31∼8에 저장하고, 다음 스테이트에서 입력되는 데이터를 상기 레지스터(231)의 7∼0 및 레지스터(232)의 63∼48에 저장함과 아울러 상기 레지스터(231)에 저장된 데이터를 외부 메모리(100)에 저장한다.
그리고, 다음 스테이트에서 상기 제2 팩 및 언팩부(236)는 24비트 데이터를 레지스터(232)의 47∼24에 저장하고, 다음 스테이트에서 입력되는 24비트 데이터를 상기 레지스터(232)의 23∼0에 저장함과 아울러 상기 레지스터(232)에 저장된 데이터를 외부 메모리(100)에 저장한다.
또한, 상기 외부 메모리(100)에 저장된 64비트 데이터를 읽어들이는 경우, 상기 메모리 억세스 제어부(230)는 상기 외부 메모리(100)에 저장된 64비트 데이터를 상기 레지스터(231)(232)에 저장함과 동시에 상기 제2 팩 및 언팩부(236)를 통해 상기 레지스터(231)의 63∼40에 저장된 24비트 데이터를 상기 기능 블록(200)으로 출력하고, 다음 스테이트에서 상기 레지스터(231)의 39∼16에 저장된 데이터를 출력하고, 다음 스테이트에서 상기 레지스터(231)의 15∼0에 저장된 데이터와 레지스터(232)의 63∼55에 저장된 데이터를 출력한다.
그리고, 다음 스테이트에서 상기 제2 팩 및 언팩부(236)는 외부 메모리(100)의 64비트 데이터를 상기 레지스터(231)에 저장함과 아울러 레지스터(232)의 54∼32에 저장된 데이터를 출력하고, 다음 스테이트에서 레지스터(232)의 32∼8에 저장된 데이터를 출력하고, 다음 스테이트에서 레지스터(232)의 7∼0과 레지스터(231)의 63∼48에 저장된 데이터를 출력한다.
그리고, 다음 스테이트에서 상기 제2 팩 및 언팩부(236)는 외부 메모리(100)의 64비트 데이터를 상기 레지스터(232)에 저장함과 아울러 레지스터(231)의 47∼24에 저장된 데이터를 출력하고, 다음 스테이트에서 레지스터(231)의 23∼0에 저장된 데이터를 출력한다.
그리고, 상기 외부 메모리(100)에 저장된 64비트 데이터를 레지스터(231)에 저장함과 동시에 상기 제2 팩 및 언팩부(236)는 상기 레지스터(232)의 63∼40에 저장된 24비트 데이터를 출력하고, 다음 스테이트에서 상기 레지스터(232)의 39∼16에 저장된 데이터를 출력하고, 다음 스테이트에서 상기 레지스터(232)의 15∼0에 저장된 데이터와 레지스터(231)의 63∼55에 저장된 데이터를 출력한다.
그리고, 다음 스테이트에서 상기 제2 팩 및 언팩부(236)는 외부 메모리(100)의 64비트 데이터를 상기 레지스터(232)에 저장함과 아울러 레지스터(231)의 54∼32에 저장된 데이터를 출력하고, 다음 스테이트에서 레지스터(231)의 32∼8에 저장된 데이터를 출력하고, 다음 스테이트에서 레지스터(231)의 7∼0과 레지스터(232)의 63∼48에 저장된 데이터를 출력한다.
그리고, 다음 스테이트에서 상기 제2 팩 및 언팩부(236)는 외부 메모리(100)의 64비트 데이터를 상기 레지스터(231)에 저장함과 아울러 레지스터(232)의 47∼24에 저장된 데이터를 출력하고, 다음 스테이트에서 레지스터(232)의 23∼0에 저장된 데이터를 출력한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 데이터 폭과 다른 외부 메모리를 사용시 외부 데이터 폭과 동일한 비트의 레지스터를 이용하여 각 기능블록에서 필요한 데이터 폭으로 팩 또는 언팩하여 외부 메모리를 억세스함으로써, 상기 외부 메모리의 낭비를 방지하며 전체적인 시스템의 비용을 최소화하는 효과가 있다.
Claims (3)
- 각각 일정비트의 데이터를 저장하는 제1,제2 레지스터와; n개의 스테이트를 업카운트하는 제1 상태 제어기와; 상기 제1 상태 제어기의 출력신호에 의해 상기 제1,제2 레지스터에서 a비트 데이터를 팩(pack)하여 b비트 데이터로 출력하거나 b비트 데이터를 a비트 데이터로 언팩(unpack)하여 출력하는 제1 팩 및 언팩부와; m개의 스테이트를 업카운트하는 제2 상태 제어기와; 상기 제2 상태 제어기의 출력신호에 의해 상기 제1,제2 레지스터에서 c비트 데이터를 팩하여 b비트 데이터로 출력하거나 b비트 데이터를 c비트 데이터로 언팩하여 출력하는 제2 팩 및 언팩부로 구성하여 된 것을 특징으로 하는 메모리 억세스 제어기.
- 제1항에 있어서, 상기 제1 팩 및 언팩부는 a비트 데이터 포트를 억세스할 때 마다 순차적으로 입력되는 제1 상태 제어기의 출력신호에 의해 a비트 데이터를 제1,제2 레지스터에 순차적으로 저장한 뒤 b비트 데이터로 바꾸어 출력하는 팩 동작을 수행하고, 상기 제1 상태 제어기의 출력신호에 의해 b비트 데이터를 상기 제1,제2 레지스터에 저장한 뒤 이를 a비트 데이터를 바꾸어 출력하는 언팩 동작을 수행하도록 한 것을 특징으로 하는 메모리 억세스 제어기.
- 제1항에 있어서, 상기 제2 팩 및 언팩부는 c비트 데이터 포트를 억세스할 때 마다 순차적으로 입력되는 제2 상태 제어기의 출력신호에 의해 c비트 데이터를 제1,제2레지스터에 순차적으로 저장한 뒤 a비트 데이터로 바꾸어 출력하는 팩 동작을 수행하고, 상기 제2 상태 제어기의 출력신호에 의해 b비트 데이터를 상기 제1,제2 레지스터에 저장한 뒤 이를 c비트 데이터를 바꾸어 출력하는 언팩 동작을 수행하도록 한 것을 특징으로 하는 메모리 억세스 제어기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000000133A KR100664009B1 (ko) | 2000-01-04 | 2000-01-04 | 메모리 억세스 제어기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000000133A KR100664009B1 (ko) | 2000-01-04 | 2000-01-04 | 메모리 억세스 제어기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010068292A true KR20010068292A (ko) | 2001-07-23 |
| KR100664009B1 KR100664009B1 (ko) | 2007-01-03 |
Family
ID=19636176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000000133A KR100664009B1 (ko) | 2000-01-04 | 2000-01-04 | 메모리 억세스 제어기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100664009B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849531B1 (ko) | 2006-08-11 | 2008-07-31 | 엠텍비젼 주식회사 | 디지털 신호 처리 장치에서의 직접 메모리 액세스 방법 및이를 이용한 디지털 신호 처리 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261154B1 (ko) * | 1998-01-15 | 2000-07-01 | 김영환 | 직접 메모리 액세스 제어 장치 |
-
2000
- 2000-01-04 KR KR1020000000133A patent/KR100664009B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100664009B1 (ko) | 2007-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4374410A (en) | Data processing system | |
| JPH02113381A (ja) | マイクロプロセッサ | |
| US6721869B1 (en) | Method for deriving a word address and byte offset information | |
| KR880011688A (ko) | 화상처리장치 | |
| KR970071302A (ko) | 프로세서로부터의 프로그램가능한 판독/기록 억세스 신호 및 이 신호의 형성 방법 | |
| US6892269B2 (en) | Nonvolatile memory device with double serial/parallel communication interface | |
| KR930006722A (ko) | 반도체 기억장치 및 그 출력제어 방법 | |
| KR20010068292A (ko) | 메모리 억세스 제어기 | |
| EP0297581A3 (en) | Pseudo-noise sequence generator | |
| US5506747A (en) | Provision of FIFO buffer in RAM | |
| US6237069B1 (en) | Apparatus and method for transferring data between memories having different word widths | |
| JPS62245467A (ja) | シンボリツク処理システムおよび方法 | |
| JP2687416B2 (ja) | 拡張ポートを有するマイクロプロセッサ | |
| US20080298512A1 (en) | Data processing apparatus | |
| JP2002190193A (ja) | メモリ装置およびデータ記憶方法 | |
| KR100317329B1 (ko) | 디 앰 에이(ｄｍａ) 제어장치 | |
| RU2248037C2 (ru) | Псевдоассоциативный процессор | |
| KR100849531B1 (ko) | 디지털 신호 처리 장치에서의 직접 메모리 액세스 방법 및이를 이용한 디지털 신호 처리 장치 | |
| KR20050066207A (ko) | 파이프라인 구조를 갖는 선입선출 메모리 장치 | |
| KR19990005361A (ko) | 억세스 타임이 서로 다른 중앙 처리 장치와 주변 입출력 장치와의 정합 장치 | |
| KR20030031667A (ko) | Ｓｒａｍ을 이용한 ｖｐ/ｖｃ 스위치 시스템 | |
| KR19990086532A (ko) | 데이터 전송 제어 장치 | |
| GB2229557A (en) | Accessing an addressable memory | |
| JPH09219089A (ja) | シフトレジスタ | |
| KR960042328A (ko) | 디지탈 출력의 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |