KR20010066049A - Method of fabricating single electron device - Google Patents
Method of fabricating single electron device Download PDFInfo
- Publication number
- KR20010066049A KR20010066049A KR1019990067631A KR19990067631A KR20010066049A KR 20010066049 A KR20010066049 A KR 20010066049A KR 1019990067631 A KR1019990067631 A KR 1019990067631A KR 19990067631 A KR19990067631 A KR 19990067631A KR 20010066049 A KR20010066049 A KR 20010066049A
- Authority
- KR
- South Korea
- Prior art keywords
- channel layer
- gate
- layer
- electron beam
- substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000010894 electron beam technology Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 18
- 230000005641 tunneling Effects 0.000 claims abstract description 18
- 238000002161 passivation Methods 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims abstract description 15
- 239000002096 quantum dot Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7613—Single electron transistors; Coulomb blockade devices
Abstract
Description
본 발명은 단전자 소자의 제작방법에 관한 것으로, 특히 전자빔 직접 노광을 이용한 단전자 소자의 제작방법에 관한 것이다.The present invention relates to a method for manufacturing a single electronic device, and more particularly to a method for manufacturing a single electronic device using electron beam direct exposure.
단전자 소자는 전하효과(charging effect)에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로서, 최근 많은 관심이 집중되고 있다. 이러한 단전자 소자는 전자의 전하에 따라 불연속적인 값을 갖고 세부구조에 의해 심하게 죄우되지 않는 장점이 있으며, 일반적으로 개인 디지탈 보조기구(PDA)와 같이 고성능과 저전력 손실을 동시에 요구하는 소자에 이용된다.The single-electron device is a device capable of adding or subtracting one electron to or from the electrode by a charging effect, and a lot of attention has recently been focused. Such single-electron devices have the advantage of having discontinuous values depending on the charge of the electrons and not being severely constrained by the detailed structure, and are generally used in devices requiring high performance and low power loss simultaneously, such as personal digital assistants (PDAs). .
상기한 종래의 단전자 소자는 도시되지는 않았지만 기존의 MOSFET 위에 절연산화막을 적층하고 채널층에 양자점을 형성하기 위해 채널과 직교한 세선 형태의 금속 게이트를 제작하는 이중 게이트(dual gate) 형태였다. 이러한 단전자 소자에서는 세선 형태의 금속 게이트에 전압이 인가될 때 채널층에 터널링 장벽(tunneling barrier)과 양자점(Quantum Dot)이 형성되고, 소오스에서의 전자가 양자점을 통하여 터널링에 의해 드레인으로 이동한다. 또한, 전자의 터널링은 게이트에 인가되는 전압에 의해 제어된다.Although not shown, the conventional single-electron device is a dual gate form of fabricating a thin-wire metal gate orthogonal to a channel to stack an insulating oxide film on a conventional MOSFET and form a quantum dot in a channel layer. In such a single-electron device, when a voltage is applied to a thin wire metal gate, a tunneling barrier and a quantum dot are formed in a channel layer, and electrons in the source move to the drain by tunneling through the quantum dot. . In addition, the tunneling of the electrons is controlled by the voltage applied to the gate.
그러나, 상기한 바와 같은 종래의 단전자 소자에서는 전자의 터널링이 이루어지기 위하여 게이트를 이중으로 형성해야 하기 때문에 비교적 공정이 복잡하고 이러한 복잡한 공정으로 인하여 제조비용이 높은 단점이 있었다.However, the conventional single-electron device as described above has a disadvantage in that the process is relatively complicated and the manufacturing cost is high due to such a complicated process because the gate must be formed in duplicate in order to tunnel the electrons.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 이중 게이트를 형성하는 것 없이 전자빔을 이용하여 양자점과 터널링 장벽을 용이하게 형성함으로써 공정을 단순화시키고 제조비용을 감소시킬 수 있는 단전자 소자의 제작방법을 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the above-mentioned problems, the single-electron device that can simplify the process and reduce the manufacturing cost by easily forming a quantum dot and a tunneling barrier using an electron beam without forming a double gate The purpose is to provide a method of making.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 단전자 소자의 제작방법을 설명하기 위한 평면도.1A to 1F are plan views illustrating a method of manufacturing a single electronic device according to an embodiment of the present invention.
도 2a 내지 도 2i는 상기한 단전자 소자의 제작방법을 설명하기 위한 단면도로서,2A to 2I are cross-sectional views illustrating a method of manufacturing the single electron device described above.
도 2a는 도 1a 및 도 1b의 2A-2A' 및 도 2B-2B' 선에 따른 단면도이고,2A is a cross-sectional view taken along lines 2A-2A 'and 2B-2B' of FIGS. 1A and 1B;
도 2d는 도 1c의 2D-2D' 선에 따른 단면도이고,FIG. 2D is a cross-sectional view taken along the line 2D-2D 'of FIG. 1C;
도 2g는 도 1d의 2G-2G'선에 따른 단면도이고,FIG. 2G is a cross-sectional view taken along the line 2G-2G ′ of FIG. 1D;
도 2h는 도 1e의 2H-2H'선에 따른 단면도이며,FIG. 2H is a cross-sectional view taken along the line 2H-2H 'of FIG. 1E,
도 2i는 도 1f의 도 2I-도 2I'선에 따른 단면도.FIG. 2I is a cross sectional view along line 2I- 2I ′ of FIG. 1F;
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10 ; SOI 기판 11 : 반도체 기판10; SOI Substrate 11: Semiconductor Substrate
12 : 산화막 20 : 반도체층12 oxide film 20 semiconductor layer
30 : 게이트 산화막 40 : 폴리실리콘막30 gate oxide film 40 polysilicon film
40A : 게이트 50A, 50B : 소오스, 드레인40A: Gate 50A, 50B: Source, Drain
60 : 패시배이션막 70A, 70B, 70C : 소오스, 드레인 및 게이트 패드60: passivation film 70A, 70B, 70C: source, drain and gate pad
80 : 전자빔레지스트막 TB : 터널링장벽80: electron beam resist film TB: tunneling barrier
QD : 양자점QD: QD
상기한 본 발명의 목적을 달성하기 위하여, 채널층에 터널링 장벽과 양자점을 포함하는 단전자 소자의 제작방법에 있어서, 터널링 장벽과 양자점은 전자빔 직접 노광으로 상기 채널층과 직교하면서 소정 간격으로 이격되는 다수개의 세선으로 채널층을 노광하여 형성하는 것을 특징으로 한다.In order to achieve the above object of the present invention, in the method for manufacturing a single-electron device including a tunneling barrier and a quantum dot in the channel layer, the tunneling barrier and the quantum dot are spaced at predetermined intervals while being orthogonal to the channel layer by electron beam direct exposure. It is characterized by forming a channel layer by exposing a plurality of thin lines.
바람직하게, 전자빔 직접 노광에 의한 채널층의 노광은 상기 채널층 상에 패시배이션막과 전자빔 레지스트막이 도포된 상태에서 진행한다.Preferably, exposure of the channel layer by electron beam direct exposure proceeds in a state where a passivation film and an electron beam resist film are applied on the channel layer.
또한, 상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라, 먼저 SOI 기판 상에 반도체층을 형성하고, 반도체층을 식각하여 소오스 및 드레인과 이들을 연결하는 채널이 형성될 액티브 영역을 정의한다. 그런 다음, 액티브 영역을 식각하여 서브 마이크론 이하의 선폭을 갖는 세선의 채널층을 형성하고, 기판 전면에 게이트 산화막을 형성한 후, 채널층 상의 게이트 산화막 상부에 게이트를 형성한다. 그리고 나서, 게이트를 도핑 시킴과 동시에 게이트 양 측의 액티브 영역으로 불순물이온을 주입하여 소오스 및 드레인을 형성하고, 기판 전면에 패시배이션막을형성한다. 그런 다음, 패시배이션막을 소오스 및 드레인과 게이트의 일부가 노출되도록 식각하여 제 1 내지 제 3 콘택홀을 형성하고, 제 1 내지 제 3 콘택홀에 매립되도록 패시배이션막 상부에 금속막을 증착하고 패터닝하여 소오스, 드레인 및 게이트 패드를 각각 형성한다. 그리고 나서, 기판 전면에 전자빔 레지스트막을 도포하고, 채널층을 전자빔 직접묘화로 채널층과 직교하면서 소정 간격으로 이격되는 다수개의 세선으로 노광하여, 채널층에 다수개의 터널링 장벽과 터널링 장벽 사이에 양자점을 형성한다.In addition, in order to achieve the above object of the present invention, according to the present invention, first to form a semiconductor layer on the SOI substrate, the semiconductor layer is etched to define an active region in which the source and drain and the channel connecting them are formed. . Then, the active region is etched to form a thin line channel layer having a sub-micron line width, a gate oxide film is formed on the entire surface of the substrate, and then a gate is formed on the gate oxide film on the channel layer. Then, while doping the gate and implanting impurity ions into the active regions on both sides of the gate to form a source and a drain, a passivation film is formed on the entire surface of the substrate. Then, the passivation film is etched to expose portions of the source, drain, and gate to form first to third contact holes, and a metal film is deposited on the passivation film so as to be filled in the first to third contact holes. Patterning is performed to form source, drain and gate pads, respectively. Then, an electron beam resist film is applied to the entire surface of the substrate, and the channel layer is exposed by a plurality of thin wires spaced at predetermined intervals while being orthogonal to the channel layer by electron beam direct drawing, whereby a quantum dot is formed between the plurality of tunneling barriers and the tunneling barrier in the channel layer. Form.
또한, SOI 기판 대신 실리콘 기판을 이용할 수 있다.In addition, a silicon substrate may be used instead of the SOI substrate.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1a 내지 도 1f 및 도 2a 내지 도 2i는 본 발명의 실시예에 따른 단전자 소자의 제조방법을 설명하기 위한 평면도 및 단면도이다.1A to 1F and 2A to 2I are plan views and cross-sectional views illustrating a method of manufacturing a single electronic device according to an exemplary embodiment of the present invention.
여기서, 도 2a는 도 1a 및 도 1b의 2A-2A' 및 도 2B-2B' 선에 따른 단면도이고, 도 2d는 도 1c의 2D-2D' 선에 따른 단면도이고, 도 2g는 도 1d의 2G-2G'선에 따른 단면도이다. 또한, 도 2h는 도 1e의 2H-2H'선에 따른 단면도이고, 도 2i는 도 1f의 도 2I-도 2I'선에 따른 단면도이다.2A is a cross-sectional view taken along lines 2A-2A 'and 2B-2B' of FIGS. 1A and 1B, FIG. 2D is a cross-sectional view taken along a line 2D-2D 'of FIG. 1C, and FIG. 2G is a 2G line of FIG. 1D. Sectional view along the line -2G '. 2H is a cross-sectional view taken along the line 2H-2H 'of FIG. 1E, and FIG. 2I is a cross-sectional view taken along the line 2I- 2I' of FIG. 1F.
먼저, 도 1a 및 도 2a를 참조하면, 실리콘과 같은 반도체 기판(11) 상에 산화막(12)이 적층된 구조의 SOI 기판(10)을 준비하고, SOI 기판(10) 상에 반도체층을 형성한다. 바람직하게, 산화막(12)은 실리콘 산화막(SiO2)으로 이루어지고, 빈도체층은 실리콘층으로 이루어진다.First, referring to FIGS. 1A and 2A, an SOI substrate 10 having a structure in which an oxide film 12 is stacked on a semiconductor substrate 11 such as silicon is prepared, and a semiconductor layer is formed on the SOI substrate 10. do. Preferably, the oxide film 12 is made of a silicon oxide film (SiO 2 ), and the frequency layer is made of a silicon layer.
그런 다음, 포토리소그라피로 상기 반도체층 상에 제 1 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 반도체층을 식각하여, 도 2a에 도시된 바와 같이, 이후 형성될 소오스 및 드레인과 이들을 연결하는 채널이 형성될 액티브 영역(20)을 정의한다. 바람직하게, 상기 식각은 건식 또는 습식식각으로 진행한다. 그리고 나서, 공지된 방법으로 상기 제 1 포토레지스트 패턴을 제거한다.Then, a first photoresist pattern (not shown) is formed on the semiconductor layer with photolithography, and the semiconductor layer is etched using the photoresist pattern, as shown in FIG. 2A, to be formed subsequently. And an active region 20 in which a drain and a channel connecting them are to be formed. Preferably, the etching proceeds by dry or wet etching. Then, the first photoresist pattern is removed by a known method.
도 2b를 참조하면, 액티브 영역(20) 상에 전자빔(E-beam)을 이용하여 상기 채널 예정영역에서 서브 마이크론 이하의 선폭을 갖는 전자빔레지스트 패턴(미도시)을 형성한다. 여기서, 상기 전자빔 레지스트 패턴은 PMMA를 이용하여 형성한다.Referring to FIG. 2B, an electron beam resist pattern (not shown) having a line width of submicron or less is formed in the channel predetermined region by using an electron beam (E-beam) on the active region 20. Here, the electron beam resist pattern is formed using PMMA.
그런 다음, 상기 전자빔레지스트 패턴을 이용하여 액티브 영역(20)을 식각하여 상기한 서브 마이크론 이하의 선폭을 갖는 세선의 채널층(20A)을 형성한다. 바람직하게, 식각은 건식식각으로 진행한다. 그 후, 공지된 방법으로 상기 전자빔레지스트 패턴을 제거한다.Then, the active region 20 is etched using the electron beam resist pattern to form a thin line channel layer 20A having a line width of less than the above submicron. Preferably, the etching proceeds to dry etching. Thereafter, the electron beam resist pattern is removed by a known method.
도 2b를 참조하면, 상기한 기판 전면에 실리콘 산화막으로 이루어진 게이트 산화막(30)을 형성한다. 바람직하게, 게이트 산화막(30)은 열산화공정을 이용하여 150 내지 250nm, 더욱 바람직하게 200 nm의 두께로 형성한다.Referring to FIG. 2B, a gate oxide film 30 made of a silicon oxide film is formed on the entire surface of the substrate. Preferably, the gate oxide film 30 is formed to a thickness of 150 to 250 nm, more preferably 200 nm using a thermal oxidation process.
도 2c를 참조하면, 게이트 산화막(30) 상부에 게이트용 폴리실리콘막(30)을 형성한다. 바람직하게, 폴리실리콘막(40)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)으로 800 내지 1,200Å, 더욱 바람직하게 1,000Å의 두께로 형성한다.Referring to FIG. 2C, a gate polysilicon layer 30 is formed on the gate oxide layer 30. Preferably, the polysilicon film 40 is formed to a thickness of 800 to 1,200 Pa, more preferably 1,000 Pa by Low Pressure Chemical Vapor Deposition (LPCVD).
도 1c 및 도 2d를 참조하면, 폴리실리콘막(40) 상부에 포토리소그라피로 제 2 레지스트 패턴(미도시)을 형성하고, 상기 제 2 레지스트 패턴을 이용하여 폴리실리콘막(30)을 식각하여 채널층(20A) 상의 게이트 산화막(30) 상부에 게이트(40A)를 형성한다. 여기서, 게이트(40A)는 도 1c에 도시된 바와 같이, 채널층(20A)과 교차하도록 형성한다.1C and 2D, a second resist pattern (not shown) is formed by photolithography on the polysilicon layer 40, and the polysilicon layer 30 is etched using the second resist pattern. A gate 40A is formed over the gate oxide film 30 on the layer 20A. Here, the gate 40A is formed to intersect the channel layer 20A, as shown in FIG. 1C.
도 2e를 참조하면, 게이트(40A) 및 게이트 양 측의 액티브 영역(20)으로 불순물 이온을 주입하여, 게이트(40A)를 도핑시킴과 동시에 소오스 및 드레인(50A, 50B)을 형성한다. 그리고 나서, 도 2f에 도시된 바와 같이, 상기한 기판 전면에 패시배이션막(60)을 형성한다. 바람직하게, 패시배이션막(60)은 열산화 공정을 이용하여 실리콘 산화막으로 500 내지 700Å, 더욱 바람직하게 600Å의 두께로 형성한다.Referring to FIG. 2E, impurity ions are implanted into the gate 40A and the active region 20 on both sides of the gate to dope the gate 40A and form source and drain 50A and 50B. Then, as shown in FIG. 2F, a passivation film 60 is formed on the entire surface of the substrate. Preferably, the passivation film 60 is formed of a silicon oxide film with a thickness of 500 to 700 kPa, more preferably 600 kPa using a thermal oxidation process.
도 1d 및 도 2g를 참조하면, 포토리소그라피로 패시배이션막(60) 상부에 제 3 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 이용하여 소오스 및 드레인(50A, 50B)과 게이트(40A)의 일부가 노출되도록 패시배이션막(60)을 식각하여 제 1 내지 제 3 콘택홀을 형성한다. 바람직하게, 식각은 습식식각으로 진행한다.1D and 2G, a third photoresist pattern (not shown) is formed on the passivation layer 60 by photolithography, and the source and drain 50A and 50B are formed using the photoresist pattern. The passivation film 60 is etched to expose a portion of the gate 40A to form first to third contact holes. Preferably, the etching proceeds to wet etching.
그리고 나서, 공지된 방법으로 제 2 포토레지스트 패턴을 제거하고, 상기 제 1 내지 제 3 콘택홀에 매립되도록 패시배이션막(60) 상부에 금속막으로서 알루미늄막을 증착하고 패터닝하여 소오스 및 드레인(50A, 50B)과 콘택하는 소오스 및 드레인 패드(70A, 70B)와 게이트 패드(70C)를 각각 형성한다.Then, the second photoresist pattern is removed by a known method, and an aluminum film is deposited as a metal film on the passivation film 60 so as to be embedded in the first to third contact holes, and patterned, so that the source and drain 50A is formed. , Source and drain pads 70A and 70B and gate pad 70C in contact with 50B are formed, respectively.
도 1e 및 도 2h를 참조하면, 상기한 기판 전면에 PMMA와 같은 전자빔 레지스트막(80)을 도포하고, 전자빔 직접묘화로 채널층(20A)을 노광하되, 채널층(20A)과 직교하면서 수백 nm 이하로 이격되도록 다수개의 세선으로 노광되도록 진행한다.Referring to FIGS. 1E and 2H, an electron beam resist film 80 such as PMMA is coated on the entire surface of the substrate, and the channel layer 20A is exposed by electron beam direct drawing, while being orthogonal to the channel layer 20A. The exposure is performed in a plurality of thin lines so as to be spaced apart below.
그런 다음, 도 1f 및 도 2i에 도시된 바와 같이, 전자빔레지스트 패턴(80)을 제거한다. 이때, 전자빔 직접묘화에 의해 터널링 장벽(TN)이 형성되고 터널링 장벽(TN) 사이에 양자점(QD)이 형성된다.Then, as shown in FIGS. 1F and 2I, the electron beam resist pattern 80 is removed. At this time, a tunneling barrier TN is formed by electron beam direct drawing and a quantum dot QD is formed between the tunneling barriers TN.
상기한 단전자 소자는 게이트(40A)에 인가되는 전압에 따라 양자점(QD)의 전위가 변화되어 소오스에서의 전자가 양자점을 통하여 터널링에 의해 드레인으로 이동한다.In the single-electron device, the potential of the quantum dot QD changes according to the voltage applied to the gate 40A, and electrons in the source move to the drain by tunneling through the quantum dot.
한편, 상기 실시예에서는 SOI 기판 상에 소자를 형성하였지만, SOI 기판 대신 Si 기판을 이용하여 형성하는 것도 가능하다.On the other hand, in the above embodiment, the element is formed on the SOI substrate, but it is also possible to form using an Si substrate instead of the SOI substrate.
상기한 본 발명에 의하면, 종래와 같이 게이트를 이중 게이트로 형성하지 않고, 전자빔 직접 노광에 의해 채널층에 터닐링 장벽과 양자점을 용이하게 형성할 수 있다.According to the present invention described above, a tunneling barrier and a quantum dot can be easily formed in the channel layer by electron beam direct exposure without forming a gate as a double gate as in the prior art.
이에 따라, 이중 게이트 형성을 위한 별도의 금속막 증착 및 패터닝 공정이 생략되므로 공정이 단순해지는 효과를 얻을 수 있을 뿐만 아니라 제조비용이 감소된다.Accordingly, since the separate metal film deposition and patterning process for forming the double gate is omitted, not only the process is simplified but also the manufacturing cost is reduced.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can implement in a various deformation | transformation in the range which does not deviate from the technical summary of this invention.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067631A KR100347673B1 (en) | 1999-12-31 | 1999-12-31 | Method of fabricating single electron device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067631A KR100347673B1 (en) | 1999-12-31 | 1999-12-31 | Method of fabricating single electron device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010066049A true KR20010066049A (en) | 2001-07-11 |
| KR100347673B1 KR100347673B1 (en) | 2002-08-07 |
Family
ID=19634733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067631A KR100347673B1 (en) | 1999-12-31 | 1999-12-31 | Method of fabricating single electron device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100347673B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008044843A1 (en) * | 2006-10-09 | 2008-04-17 | Chungbuk National University Industry-Academic Cooperation Foundation | Nanoscale multi-junction quantum dot device and fabrication method thereof |
| KR100830203B1 (en) * | 2002-01-10 | 2008-05-16 | 충북대학교 산학협력단 | Single Electron Device Fabrication method thereof |
| KR101036692B1 (en) * | 2006-10-09 | 2011-05-24 | 충북대학교 산학협력단 | Multi Quantum dot Nano Device and Fabrication Method thereof |
| US8127628B2 (en) | 2009-02-10 | 2012-03-06 | Consolidated Edison Company Of New York, Inc. | Gas meter reading system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3635683B2 (en) * | 1993-10-28 | 2005-04-06 | ソニー株式会社 | Field effect transistor |
| US5731598A (en) * | 1995-06-23 | 1998-03-24 | Matsushita Electric Industrial Co. Ltd. | Single electron tunnel device and method for fabricating the same |
| JPH09139491A (en) * | 1995-11-13 | 1997-05-27 | Fujitsu Ltd | Single electron semiconductor device and its manufacture |
| JP2836613B2 (en) * | 1996-11-29 | 1998-12-14 | 日本電気株式会社 | Semiconductor nonvolatile memory element, semiconductor nonvolatile memory circuit, and method of operating the same |
| KR100299664B1 (en) * | 1997-10-01 | 2001-10-27 | 오길록 | Method for manufacturing silicon short electron transistor using secondary electron approaching effect of electron beam picturing process and silicon oxidation process |
| KR100250439B1 (en) * | 1997-12-02 | 2000-04-01 | 정선종 | A method of fabricating single electron transistor using electron beam sublimation and oxidation |
-
1999
- 1999-12-31 KR KR1019990067631A patent/KR100347673B1/en not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100830203B1 (en) * | 2002-01-10 | 2008-05-16 | 충북대학교 산학협력단 | Single Electron Device Fabrication method thereof |
| WO2008044843A1 (en) * | 2006-10-09 | 2008-04-17 | Chungbuk National University Industry-Academic Cooperation Foundation | Nanoscale multi-junction quantum dot device and fabrication method thereof |
| KR101036692B1 (en) * | 2006-10-09 | 2011-05-24 | 충북대학교 산학협력단 | Multi Quantum dot Nano Device and Fabrication Method thereof |
| US8178369B2 (en) | 2006-10-09 | 2012-05-15 | Nanochips, Inc. | Nanoscale multi-junction quantum dot device and fabrication method thereof |
| US8127628B2 (en) | 2009-02-10 | 2012-03-06 | Consolidated Edison Company Of New York, Inc. | Gas meter reading system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100347673B1 (en) | 2002-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5175119A (en) | Method of producing insulated-gate field effect transistor | |
| US6211013B1 (en) | Method for fabricating single electron transistor | |
| US7462917B2 (en) | Semiconductor device and method of fabricating the same | |
| US20020003290A1 (en) | Semiconductor devices and methods for manufacturing the same | |
| US6838733B2 (en) | Semiconductor device and fabrication method with etch stop film below active layer | |
| US5298443A (en) | Process for forming a MOSFET | |
| JP2780162B2 (en) | Method for manufacturing semiconductor device | |
| JPH0626251B2 (en) | Groove transistor | |
| KR100268894B1 (en) | Method for forming of flash memory device | |
| KR100602084B1 (en) | Method for forming Silicon quantum dot and the method for fabricating semiconductor memory device using the same | |
| KR100347673B1 (en) | Method of fabricating single electron device | |
| JPH0272672A (en) | Semiconductor device and manufacture thereof | |
| KR100418182B1 (en) | Method for manufacturing a silicon single electron transistor memory device | |
| KR20020090068A (en) | Method of manufacturing a silicon-based single electron transistor logic device. | |
| KR20030061262A (en) | Fabrication method of single electron device | |
| KR100780763B1 (en) | Metal gate in semiconductor and method for fabricating the same | |
| KR20090028358A (en) | Fabrication method for room temperature operating single electron device | |
| KR101009139B1 (en) | Fabrication method for room temperature operating Si-SET | |
| KR101012265B1 (en) | Fabrication method of room temperature-operating Single-Electron Device | |
| KR100209708B1 (en) | Method for forming wiring of semiconductor device | |
| US6580088B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| KR20080056910A (en) | Fabrication method for single- electron tunneling invertor circuit | |
| US7135374B2 (en) | MOS transistor and fabrication method thereof | |
| JPH0399473A (en) | Semiconductor memory device and manufacture thereof | |
| KR100499622B1 (en) | Method for manufacturing cell projection mask of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060720 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |