KR100299664B1 - Method for manufacturing silicon short electron transistor using secondary electron approaching effect of electron beam picturing process and silicon oxidation process - Google Patents

Method for manufacturing silicon short electron transistor using secondary electron approaching effect of electron beam picturing process and silicon oxidation process Download PDF

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Abstract

PURPOSE: A method for manufacturing silicon short electron transistor using a secondary electron approaching effect of electron beam picturing process and silicon oxidation process is provided to easily manufacture a silicon short electron transistor by using a secondary electron approaching effect of an electron beam picturing process to form a smaller quantum fine line than a size of the electron beam and by using a silicon oxidation process to form a tunneling junction. CONSTITUTION: An electron beam resist is coated on a silicon substrate. A gate(20), source(10), a quantum dot(40) and a drain(30) are exposed by the electron beam picturing method, wherein any width of space is placed between the source and the quantum dot and between the drain and the quantum dot. A narrower fine lines(50) than a mean line width of the source and the drain are exposed between the source due to the approaching defect of a secondary electron by performing the picturing of the electron beam, quantum dot and the drain. The fine lines have a narrower waist shape. After coating a silicon oxide layer on the pictured portion, the silicon is etched by using the oxide layer as a mask. The fine line is insulated by performing a silicon thermal oxidation process and an insulated tunneling junction is formed between the source and the quantum dot and between the quantum dot and the drain.

Description

전자 묘화의 2차 전자 근접효과와 실리콘 산화를 이용한 실리콘 단전자 트랜지스터 제작방법(A method of fabrication of single-electron transistor using proximity effects of secondary electrons of electron beam lithography and silicon oxidation)A method of fabrication of single-electron transistor using proximity effects of secondary electrons of electron beam lithography and silicon oxidation

본 발명은 반도체 소자 기술 분야에서 실리콘 단전자 트랜지스터를 제조하는 방법에 관한 것으로서, 특히, 전자빔 묘화의 2차 전자에 의한 근접효과와 실리콘 열적 산화를 이용한 터널링 접합 형성 및 이를 기반으로 한 수십 nm급 실리콘 단전자 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a silicon single-electron transistor in the field of semiconductor device technology. In particular, the proximity effect of secondary electrons in electron beam writing and the formation of a tunneling junction using silicon thermal oxidation and the tens of nm-class silicon based thereon A method for producing a single electron transistor.

일반적으로 단전자 트랜지스터는 도 4와 같이 구성되어 있는데 도 4를 참조하면, 단전자 트랜지스터는 소스(Source)(10), 게이트(Gate)(20), 드레인(Drain)(30), 그리고 상기 소스(10)와 드레인(30) 사이에 존재하는 양자점(Quantum Dot)(40)으로 구성되어 있으며, 상기 소스(10)와 양자점(40) 그리고 양자점(40)과 드레인(30)은 가는 선으로 연결되어 있지만 전기적으로는 절연되어 있는데, 이때, 전자는 소스(10)에서 양자점(40)으로 다시 양자점(40)에서 드레인(30)으로 터널링에 의해 이동하며, 게이트의 전압이 전자의 터널링을 한 개씩 제어한다.In general, the single-electron transistor is configured as shown in FIG. 4. Referring to FIG. 4, the single-electron transistor includes a source 10, a gate 20, a drain 30, and the source. It is composed of a quantum dot (40) existing between the (10) and the drain 30, the source 10 and the quantum dot 40 and the quantum dot 40 and the drain 30 are connected by a thin line Although electrically isolated, the electrons are moved by tunneling from the source 10 to the quantum dot 40 and back from the quantum dot 40 to the drain 30, and the gate voltage is tunneled by the electron one by one. To control.

한편 상기 단전자 트랜지스터에서 가장 중요한 곳은 터널링 접합부분과 양자점의 크기로, 이것들이 단전자 트랜지스터의 동작 특성을 결정하게 되며, 단전자 트랜지스터가 상온에서 동작하기 위해서는 크기가 적어도 수십 nm 이하가 되어야 한다.On the other hand, the most important place in the single-electron transistor is the size of the tunneling junction and the quantum dot, these determine the operating characteristics of the single-electron transistor, the size of the single-electron transistor should be at least several tens of nm or less to operate at room temperature.

따라서 소스, 양자점 및 드레인 영역을 리소그라피하여 패터닝한 후 열 산화시의 열적 스트레스(stress)의 차이에 의해 양자점 구조를 제작하였으나, 이는 90도로 구부러진 전도채널에서 열 산화시의 열적 스트레스 차이가 위치에 따라 크게 나타나지 않아 양자점 형성에 어려운 문제가 따른다.Therefore, the quantum dot structure was fabricated by lithography and patterning the source, quantum dot and drain regions by the difference of thermal stress during thermal oxidation. Since it does not appear large, it is difficult to form a quantum dot.

따라서, 종래에는 이러한 상온 단전자 트랜지스터를 제조하기 위해서는 10nm의 선폭을 구현할 수 있는 고성능의 전자빔 묘화 장치가 필요하였다.Therefore, conventionally, in order to manufacture such a room temperature single-electron transistor, a high-performance electron beam drawing apparatus capable of realizing a line width of 10 nm was required.

상기 문제를 해결하기 위해 본 발명은, 2차 전자의 근접 효과를 이용하여 전자빔 크기 보다 작은 양자 세선을 만들고, 이를 실리콘 산화 공정으로 소스와 양자점 사이에 터널링 접합을 형성시켜서, 고성능의 전자빔 묘화 장치에 의존하지 않고, 기존의 저성능 전자빔 묘화 장치로도 쉽게 실리콘 단전자 트랜지스터를 만들 수 있게 하는 실리콘 단전자 트랜지스터 제작 방법을 제공하는 것을 목적으로 한다.In order to solve the above problems, the present invention, by using the proximity effect of the secondary electrons to make the quantum thin wire smaller than the electron beam size, and by forming a tunneling junction between the source and the quantum dots by a silicon oxidation process, to a high-performance electron beam writing apparatus It is an object of the present invention to provide a method for fabricating a silicon single-electron transistor, which makes it possible to easily produce a silicon single-electron transistor even with a conventional low-performance electron beam drawing apparatus.

상기 목적을 달성하기 위해 본 발명은, 실리콘 기판위에 전자빔 레지스트를 입히는 제 1 공정과, 전자빔 묘화에 의해 게이트, 소스, 양자점 및 드레인 영역을 노광하되, 소스와 양자점 및 양자점과 드레인 사이에 소정폭의 공백을 두고 전자빔 묘화를 행하여 전자빔의 2차 전자의 근접효과에 의해 소스와 양자점 및 양자점과 드레인 사이에 각각 소스와 드레인의 평균 선폭보다 좁은폭의 가는 허리모양의 가는 세선이 노광되도록하는 제 2 공정과, 상기 묘화된 부분에 실리콘 산화막을 입히고 이 산화막을 마스크로 사용하여 실리콘을 에칭하는 제 3 공정 및 실리콘 열적 산화를 수행하여 상기 가는 허리모양의 가는 세선을 절연하여 소스와 양자점 및 양자점과 드레인간에 전기적으로 절연된 터널링 접합이 이루어지게하는 제 4 공정을 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a first step of coating an electron beam resist on a silicon substrate and exposing a gate, a source, a quantum dot, and a drain region by electron beam writing, and having a predetermined width between the source and the quantum dot and the quantum dot and the drain. 2nd process which performs electron beam drawing with a space | interval, and exposes a thin waist-shaped thin line narrower than the average line width of a source and a drain between source and a quantum dot, a quantum dot, and a drain by the proximity effect of the secondary electron of an electron beam And a third step of etching silicon using the oxide film as a mask and etching the silicon using the oxide film as a mask, and performing thermal thermal oxidation of silicon to insulate the thin thin thin wires between the source, the quantum dot, the quantum dot, and the drain. And a fourth process for making the electrically insulated tunneling junction to be made. It shall be.

도 1은 단전자 트랜지스터의 CAD도,1 is a CAD diagram of a single electron transistor;

도 2는 전자빔 묘화시 1차 전자 및 2차 전자에 의한 노광 영역의 표시도,2 is a display diagram of an exposure area by primary electrons and secondary electrons during electron beam drawing;

도 3은 본 발명의 일 실시예에 따른 단전자 트랜지스터의 제조 공정도,3 is a manufacturing process diagram of a single electron transistor according to an embodiment of the present invention;

도 4는 본 발명의 일 실시예에 따른 단전자 트랜지스터의 최종 구성도.4 is a final configuration diagram of a single electron transistor according to an embodiment of the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 소스(Source) 20 : 드레인(Drain)10: Source 20: Drain

30 : 게이트(Gate) 40 : 양자점(Quantum Dot)30: Gate 40: Quantum Dot

11 : 소스 및 드레인의 선폭(Wsd)11: line width of source and drain (Wsd)

12 : 양자점과 게이트 사이의 거리12: distance between quantum dots and gate

13 : 소스와 양자점 및 양자점과 드레인 사이의 빈 공백13: blank space between source and quantum dot and quantum dot and drain

14 : 양자점의 크기 51 : SIMOX 실리콘 기판14: size of quantum dots 51: SIMOX silicon substrate

52 : SIMOX 실리콘의 산화막 53 : SIMOX 실리콘 막52: oxide film of SIMOX silicon 53: SIMOX silicon film

54 : 전자빔 레지스트 막 55 : ERC 에칭을 위한 실리콘 산화막54 Electron Beam Resist Film 55 Silicon Oxide Film for ERC Etching

이하, 첨부된 도면을 참조하여 본 발명의 방법을 좀더 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the method of the present invention.

도 1은 단전자 트랜지스터의 CAD도이고, 도 2는 전자빔 묘화에 의해 생성된 노광 영역의 표시도이고, 도 3은 본 발명의 일 실시예에 따른 단전자 트랜지스터의 제조 공정도이고, 도 4는 본 발명의 일 실시예에 따른 단전자 트랜지스터의 구성도이다.1 is a CAD diagram of a single electron transistor, FIG. 2 is a display diagram of an exposure area generated by electron beam writing, FIG. 3 is a manufacturing process diagram of a single electron transistor according to an embodiment of the present invention, and FIG. 1 is a block diagram of a single-electron transistor according to an embodiment of the present invention.

도 1은 단전자 트랜지스터를 제작하기 위한 CAD(Computer Aided Design)도로서, 도 1을 참조하면, 본 발명의 방법에 의해 단전자 트랜지스터를 제작하기 위해서는 소스(10)와 양자점(40) 그리고 양자점(40)과 드레인(30) 사이에 너비가 Wg인 빈 공백(13)을 두는데, 이 때, 상기 빈 공백(13)의 너비를 얼마로 할 것인지는 가속 전압이나, 전자빔의 크기등 전자빔의 특성 및 전자빔 레지스터의 특성에 의해 결정된다.1 is a computer aided design (CAD) diagram for manufacturing a single electron transistor. Referring to FIG. 1, a source 10, a quantum dot 40, and a quantum dot ( Between the 40 and the drain 30, a blank space 13 having a width of Wg is provided. In this case, the width of the blank space 13 is determined by the characteristics of the electron beam such as the acceleration voltage, the size of the electron beam, and the like. It is determined by the characteristics of the electron beam register.

도 2는 상기 빈 공백(13)이 전자빔 묘화에서 2차 전자(secondary electron)의 영향으로 소스(혹은 드레인)의 선폭 Wsd(도 1의 11) 보다 작은 가는 허리 모양의 세선(50)이 되는 것을 보여주고 있는데, 여기서 선폭 Wsd는 전자빔의 빔 크기와 비슷하며, 이 때, 상기와 같이 가는 허리 모양의 세선을 형성하기 위해서는 전자빔을 노광하다가 빈 공백 즉, 몇칸의 스캔 스텝(scan step)을 노광하지 않고 지나서 다시 노광하면 되는데, 이와 같이 노광하면 상기 전자빔으로 노광하지 않은 빈 공백 사이를 2차 전자에 의한 근접효과로 노광하게 되어 노광한 영역보다 가는 세선을 만들 수 있게 됨으로써, 전자빔 묘화에 의해 소스(10), 양자점(40) 및 드레인(30) 영역을 노광하되, 소스(10)와 양자점(30) 및 양자점(30)과 드레인(40) 사이에 소정폭의 공백을 두고 전자빔 묘화를 행하여 전자빔의 2차 전지의 근접효과에 의해 소스(10)와 양자점(30) 및 양자점(30)과 드레인(40) 사이에 각각 소스(10)와 드레인(40)의 평균 선폭보다 좁은 폭의 가는 세선으로 연결시킨다.FIG. 2 shows that the voids 13 become thin waist-shaped thin lines 50 smaller than the line width Wsd (11 in FIG. 1) of the source (or drain) under the influence of secondary electrons in the electron beam writing. Here, the line width Wsd is similar to the beam size of the electron beam. In this case, to form a thin waist-shaped thin line as described above, the electron beam is exposed and then a blank space, that is, several scan steps are not exposed. The exposure may be performed again without passing through the exposure. In this exposure, a gap between the empty spaces not exposed by the electron beam may be exposed by the proximity effect of the secondary electrons, thereby making a thinner wire than the exposed area. 10) exposing the region of the quantum dot 40 and the drain 30, and writing the electron beam with a space having a predetermined width between the source 10 and the quantum dot 30 and the quantum dot 30 and the drain 40 to form an electron beam. Due to the proximity effect of the secondary battery of the thin line between the source 10 and the quantum dot 30 and the quantum dot 30 and the drain 40 narrower than the average line width of the source 10 and drain 40, respectively Connect it.

도 3은 본 발명의 일 실시예에 따른 단전자 트랜지스터의 제조 공정도로서, 도 3a는 SIMOX 기판(51, 52, 53) 위에 수십 nm 두께의 이층의 전자빔 레지스트(54)를 스핀 코팅(spin-coating)하는 공정을 나타내고, 도 3b는 상기 결과물에 전자빔 묘화 후, 노출 부분에 ECR(Electron Cyclotron Resonance) 열적 산화막(plasma oxidation(SiO2)(55)을 형성하는 공정을 나타내고, 도 3c는 상기 제 1 공정에서 생성된 전자빔 레지스트(54)를 제거하는 공정을 나타내고, 도 3d는 상기 제 2 공정에서 생성된 제 2 실리콘 산화막(SiO2)(55)을 마스크로 이용하여 상기 실리콘막(Si)(53)을 ECR 에칭한 후, 마지막으로 소스와 양자점(quantum dot), 그리고 상기 양자점과 드레인 사이에 허리 모양의 세선 부분에 터널링 구조(56)를 형성하기 위하여 실리콘 열적 산화시키는 공정을 나타내며, 이 때, 상기 실리콘 산화 공정의 또 다른 효과는 양자점의 크기를 줄여 단전자 트랜지스터의 동작 온도를 높여 준다는 것이다.3 is a manufacturing process diagram of a single-electron transistor according to an embodiment of the present invention, Figure 3a is spin-coating a two-layer electron beam resist 54 of several tens of nm thick on the SIMOX substrate (51, 52, 53) FIG. 3B shows a process of forming an ECR (Electron Cyclotron Resonance) thermal oxidation film (SiO 2 ) 55 on an exposed portion after electron beam writing on the resultant, and FIG. 3C shows the first process. FIG. 3D illustrates a process of removing the electron beam resist 54 generated in the process, and FIG. 3D shows the silicon film Si using the second silicon oxide film (SiO 2 ) 55 produced in the second process as a mask. ) And finally thermally oxidize silicon to form a tunneling structure 56 in the waist-shaped thin line portion between the source and the quantum dot and the quantum dot and the drain. Silicon oxide balls Another effect of Giving will increase the operating temperature of the single-electron transistor by reducing the size of the quantum dots.

도 4는 본 발명의 일 실시예에 따른 단전자 트랜지스터의 최종 구성도로서, 도 4를 참조하면, 본 발명의 단전자 트랜지스터는 소스(Source)(10), 게이트(Gate)(20), 드레인(Drain)(30), 그리고, 상기 소스(10)와 드레인(30) 존재하는 양자점(Quantum Dot)(40)으로 구성되어 있으며, 상기 소스(10)와 양자점(40), 그리고 상기 양자점(40)과 상기 드레인(30) 사이는 허리 모양의 가는 세선(50)으로 연결되어 있지만, 실리콘 산화 공정으로 인하여 전기적으로 절연된 터널링 접합이 형성되어 있고, 상기 도 4에서 빗금친 부분은 실리콘 산화 공정에 의해 실리콘 산화막(SiO2)이 형성된 영역이며, 그리고, 게이트(20)는 소스(10), 양자점(40), 그리고 드레인(30)과 한 평면상에 위치하고 있으며, 양자점의 전위를 변화시켜 전자를 하나씩 터널링하게 한다.4 is a final configuration diagram of a single electron transistor according to an exemplary embodiment of the present invention. Referring to FIG. 4, the single electron transistor of the present invention may include a source 10, a gate 20, and a drain. (Drain) 30, and the source 10 and the drain 30 is composed of a quantum dot (Quantum Dot) 40, the source 10 and the quantum dot 40, and the quantum dot 40 ) And the drain 30 are connected by a thin thin wire 50 in the shape of a waist, but an electrically insulated tunneling junction is formed due to the silicon oxidation process, and the hatched portion in FIG. 4 is connected to the silicon oxidation process. The silicon oxide film (SiO 2 ) is formed, and the gate 20 is located on the same plane as the source 10, the quantum dot 40, and the drain 30. The electrons are changed by changing the potential of the quantum dot. Let them tunnel one by one.

상기와 같은 본 발명의 방법은 2차 전자의 근접효과를 이용한 전자빔 묘화로 전자빔 크기 보다 작은 양자 세선을 만들 수 있다. 이 방법을 이용하여 소스와 양자점 그리고 양자점과 드레인 사이를 허리 모양의 세선으로 연결하고, 이 세선을 실리콘 산화 공정으로 절연하여 터널링 접합을 형성함으로서 기존의 전자빔 묘화 장비를 이용하여 단전자 트랜지스터를 손쉽게 제조할 수 있다.The method of the present invention as described above can produce quantum thin wires smaller than the electron beam size by electron beam writing using the proximity effect of the secondary electrons. By using this method, the source and the quantum dots and the quantum dots and drains are connected by waist-shaped thin wires, and the thin wires are insulated by the silicon oxide process to form tunneling junctions to easily manufacture single-electron transistors using existing electron beam drawing equipment. can do.

Claims (2)

단전자 트랜지스터의 제조방법에 있어서,In the manufacturing method of a single electron transistor, 실리콘 기판위에 전자빔 레지스트를 입히는 제 1 공정;A first step of coating an electron beam resist on the silicon substrate; 전자빔 묘화에 의해 게이트, 소스, 양자점 및 드레인 영역을 노광하되, 소스와 양자점 및 양자점과 드레인 사이에 소정폭의 공백을 두고 전자빔 묘화를 행하여 전자빔의 2차 전자의 근접효과에 의해 소스와 양자점 및 양자점과 드레인 사이에 각각 소스와 드레인의 평균 선폭보다 좁은폭의 가는 허리모양의 가는 세선이 노광되도록하는 제 2 공정과,The gate, source, quantum dot, and drain regions are exposed by electron beam writing, but electron beam writing is performed with a predetermined width space between the source, the quantum dot, and the quantum dot and drain. A second step of exposing thin waist-shaped thin lines narrower than the average line width of the source and drain, respectively, between the drain and the drain; 상기 묘화된 부분에 실리콘 산화막을 입히고 이 산화막을 마스크로 사용하여 실리콘을 에칭하는 제 3 공정; 및A third step of coating a silicon oxide film on the drawn portion and etching the silicon using the oxide film as a mask; And 실리콘 열적 산화를 수행하여 상기 가는 허리모양의 가는 세선을 절연하여 소스와 양자점 및 양자점과 드레인간에 전기적으로 절연된 터널링 접합이 이루어지게하는 제 4 공정을 포함하여 이루어진 것을 특징으로 하는 단전자 트랜지스터 제조방법.And a fourth step of performing silicon thermal oxidation to insulate the thin waist-shaped thin wire so that an electrically insulated tunneling junction is formed between the source, the quantum dot, and the quantum dot and the drain. Way. 제 1 항에 있어서, 상기 단전자 트랜지스터 제조방법은The method of claim 1, wherein the single electron transistor manufacturing method 절연기판상의 실리콘(Silicon On Insulator) 웨이퍼를 이용하여 소스, 드레인, 도트 그리고 게이트를 한 평면에 위치하는 것을 특징으로 하는 단전자 트랜지스터 제조방법.A method for manufacturing a single-electron transistor, wherein the source, drain, dot, and gate are positioned in one plane by using a silicon on insulator wafer on an insulating substrate.
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