KR20010064522A - Fail Bank Disable Logic for DRAM - Google Patents

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KR20010064522A
KR20010064522A KR1019990064733A KR19990064733A KR20010064522A KR 20010064522 A KR20010064522 A KR 20010064522A KR 1019990064733 A KR1019990064733 A KR 1019990064733A KR 19990064733 A KR19990064733 A KR 19990064733A KR 20010064522 A KR20010064522 A KR 20010064522A
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김소연
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박종섭
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Abstract

PURPOSE: A defect bank disabling circuit of a semiconductor memory device is provided to combine semiconductor memory chips having failed banks to make one normal chip. CONSTITUTION: The defect bank disabling circuit of a semiconductor memory device includes a fuse program disabling circuit(200) and a program bank enabling circuit(100). The fail bank disable circuit according to the present invention combines two failed chips whose banks are failed in operation and have addresses different from each other to repair the chips to make one complete chip. The fuse program disabling circuit receives a power supply signal(PUB) and outputs a disable bank signal(DSBn) which prevents the operation of the bank which is failed. The program bank enabling circuit receives a disable bank signal(DSB), an outer address and a command signal to generate a bank driving signal(BA) which drives only normal banks. The disable bank signal is output from the fuse program disabling circuit.

Description

반도체 메모리 장치의 결함 뱅크 디스에이블 회로{Fail Bank Disable Logic for DRAM}Fault bank disable circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 2개이상의 뱅크구조로 구성되어 동작하는 DRAM에 적당하도록 한 반도체 메모리 장치의 결함 뱅크 디스에이블 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device, and more particularly to a defective bank disable circuit of a semiconductor memory device adapted to a DRAM that operates in two or more bank structures.

뱅크구조로 구성되어 동작하는 DRAM은 각각의 뱅크별로 각각의 컨트롤 블록 및 어드레스 라인을 가지고 독립적으로 동작한다. 각각의 뱅크를 동작시키기 위해서는 원하는 뱅크를 구동하여야 하는데, 이때 뱅크구동신호(BA)는 외부에서 입력되는 어드레스의 코딩에 의해 만들어진 뱅크선택신호(BS)와 명령신호(Command Signal)의 조합으로 원하는 뱅크에 원하는 명령신호가 입력되어 뱅크별로 동작하도록한다.DRAMs operating in a bank structure operate independently with respective control blocks and address lines for each bank. In order to operate each bank, a desired bank must be driven. In this case, the bank driving signal BA is a combination of a bank selection signal BS and a command signal generated by coding of an externally input address. A desired command signal is inputted to operate for each bank.

도1은 종래의 반도체 메모리 장치의 결함 인에이블 회로도이다.1 is a defect enable circuit diagram of a conventional semiconductor memory device.

종래의 반도체 메모리 장치의 결함 뱅크 디스에이블 회로(10)는 외부어드레스가 입력되는 제1 및 제2인버터(INV1)(INV2)와, 상기 제1 및 제2인버터(INV1)(INV2)의 출력단에 각각 연결되는 제11 및 제12인버터(INV11)(INV12)와, 제1인버터(INV1)의 출력인 뱅크선택신호(BS1b) 및 제2인버터(INV2)의 출력인 뱅크선택신호(BS0b)를 입력받는 제1낸드게이트(NAND1)와, 제11인버터(INV11)의 출력인 뱅크선택신호(BS1t) 및 제11인버터(INV11)의 출력인 뱅크선택신호(BS0t)를 입력받는 제2낸드게이트(NAND2)와, 명령신호(Command)와 제1낸드게이트(NAND1)의 출력을 입력받는 제1노어게이트(NOR1)와, 명령신호(Command)와 제2낸드게이트(NAND2)의 출력을 입력받는 제2노어게이트(NOR2)와, 제1낸드게이트(NAND1)의 출력은 제1지연수단(DL1)을 통하여 뱅크구동신호(BA0)로 출력되고, 제2낸드게이트(NAND2)의 출력은 제2지연수단(DL2)을 통하여 뱅크구동신호(BA1)로 출력한다.The defect bank disable circuit 10 of the conventional semiconductor memory device has a first and second inverters INV1 and INV2 to which an external address is input, and an output terminal of the first and second inverters INV1 and INV2. Input the eleventh and twelfth inverters INV11 and INV12, respectively, and the bank selection signal BS1b, which is the output of the first inverter INV1, and the bank selection signal BS0b, which is the output of the second inverter INV2. The second NAND gate NAND2 receiving the first NAND gate NAND1, the bank selection signal BS1t which is the output of the eleventh inverter INV11, and the bank selection signal BS0t that is the output of the eleventh inverter INV11. ), A first NOR gate NOR1 that receives the output of the command signal and the first NAND gate NAND1, and a second NOR2 that receives an output of the command signal Command and the second NAND gate NAND2. The output of the NOR gate NOR2 and the first NAND gate NAND1 is output as a bank driving signal BA0 through the first delay means DL1, and the output of the second NAND gate NAND2 is a second delay. Through a stage (DL2) to output the drive signal to a bank (BA1).

상기 종래의 반도체 메모리 장치의 결함 뱅크 디스에이블 회로(10)는 원하는 동작의 명령신호(Command)은 제1노어게이트(NOR1)와 제2노어게이트(NOR2)에 '로우'레벨로 입력된 상태에서 외부어드레스가 제1 및 제2인버터(INV1)(INV2)와 제11 및 제12인버터(INV11)(INV12)를 통하여 코딩된 뱅크선택신호(BS1b)(BS0b)(BS1t) (BS0t)의 상태에 따라 뱅크구동신호(BA0)(BA1)가 구분되어 출력된다.In the fault bank disable circuit 10 of the conventional semiconductor memory device, a command signal of a desired operation is input at a 'low' level to a first north gate NOR1 and a second north gate NOR2. The external address is in the state of the bank selection signals BS1b, BS0b, BS1t and BS0t coded through the first and second inverters INV1 and INV2 and the eleventh and twelfth inverters INV11 and INV12. Accordingly, the bank drive signals BA0 and BA1 are divided and output.

그러나 종래의 기술에서는 뱅크로 구성되어 동작하는 한 개의 반도체 메모리칩에 결함 뱅크(Fail Bank)가 한 개라도 존재하게 되면 온전한 반도체 칩으로서의 동작이 불가능하여 불량품이 되는 문제점을 가진다.However, in the related art, when even one defect bank is present in one semiconductor memory chip which is configured and operated as a bank, it is impossible to operate as an intact semiconductor chip, resulting in a defect.

따라서 본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로 결함 뱅크(Fail Bank)가 존재하는 반도체 메모리 칩을 조합하여 온전한 반도체메모리 칩을 만들어 수율을 향상시킬수 있는 반도체 메모리 장치의 결함 뱅크 디스에이블 회로를 제공하는데 있다.Therefore, an object of the present invention is to solve the problems of the prior art, a defect bank of a semiconductor memory device that can improve the yield by combining the semiconductor memory chip in which the defect bank (Fail Bank) exists to improve the yield It is to provide a disable circuit.

상기 목적을 달성하기 위한 반도체 메모리 장치의 결함 뱅크 디스에이블 회로는 전원공급신호(PUB)를 입력받아 결함상태인 뱅크의 구동을 방지하는 디스에이블 뱅크신호(DSBn)를 출력하는 휴즈 프로그램 디스에이블부와, 상기 휴즈 프로그램 디스에이블부에서 출력되는 디스에이블 뱅크신호(DSB)와 외부어드레스와 명령신호(Command)를 입력받아 뱅크구동신호(BA)를 출력하는 프로그램 뱅크 인에이블부를 포함한다.The fault bank disable circuit of the semiconductor memory device for achieving the above object includes a fuse program disable unit which receives a power supply signal PUB and outputs a disable bank signal DSBn for preventing driving of a defective bank; And a program bank enable unit configured to receive a disable bank signal DSB, an external address, and a command signal output from the fuse program disable unit and output a bank drive signal BA.

도 1은 종래의 반도체 메모리 장치의 뱅크 인에이블 회로도,1 is a bank enable circuit diagram of a conventional semiconductor memory device;

도 2는 본 발명에 따른 반도체 메모리 장치의 결함 뱅크 조합도2 is a combination of a defect bank of a semiconductor memory device according to the present invention.

도 3은 본 발명에 따른 반도체 메모리 장치의 결함 뱅크 디스에이블 회로도.3 is a fault bank disable circuit diagram of a semiconductor memory device according to the present invention;

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

10 : 종래의 반도체 메모리 장치의 결함 뱅크 디스에이블 회로.10: A fault bank disable circuit of a conventional semiconductor memory device.

INV1, INV2, INV3, INV4 : 제1, 제2, 제3 및 제4인버터.INV1, INV2, INV3, INV4: first, second, third and fourth inverters.

NOR1 : 제1노어게이트 NOR2 : 제2노어게이트NOR1: First NORGATE NOR2: Second NORGATE

NAND1 :제1낸드게이트 NAND2 : 제2낸드게이트NAND1: first NAND gate NAND2: second NAND gate

DL1 : 제1지연수단 DL2 : 제2지연수단DL1: first delay means DL2: second delay means

1000 : 본 발명에 따른 반도체 메모리 장치의 결함 뱅크 디스에이블 회로.1000: Defect bank disable circuit of semiconductor memory device according to the present invention.

100 : 프로그램 뱅크 인에이블부 200 : 휴즈 프로그램 디스에이블부100: program bank enable part 200: fuse program disable part

INV201, INV202, INV203, INV204, INV205 : 제201, 제202, 제203, 제204 및 제205인버터 BF0 : 뱅크0 디스에이블 휴즈INV201, INV202, INV203, INV204, INV205: 201, 202, 203, 204, and 205 inverters BF0: Bank 0 disable fuse

BF1 : 뱅크1 디스에이블 휴즈BF1: Bank 1 disable fuse

PMOS1, PMOS2 : 제1 및 제2PMOS트랜지스터PMOS1, PMOS2: first and second PMOS transistors

NMOS1, NMOS2, NMOS3, NMOS4:제1, 제2, 제3, 및 제4NMOS트랜지스터NMOS1, NMOS2, NMOS3, NMOS4: first, second, third, and fourth NMOS transistors

NAND201 :제201낸드게이트 NAND202 : 제202낸드게이트NAND201: 201 NAND gate NAND202: 202 NAND gate

I1, I2, I11, INV12 : 제1, 제2, 제11 및 제12인버터.I1, I2, I11, INV12: first, second, eleventh and twelfth inverters.

NOR101 : 제101노어게이트 NOR2 : 제102노어게이트NOR101: 101-Norgate NOR2: 102-Norgate

NAND1 :제101낸드게이트 NAND2 : 제102낸드게이트NAND1: 101 NAND gate NAND2: 102 NAND gate

DL101 : 제101지연수단 DL102 : 제102지연수단DL101: 101th Delay Means DL102: 102nd Delay Means

이하, 도면을 참고하여 본 발명에 따른 메모리 장치의 결함 뱅크 디스에이블 회로의 구성과 동작을 상세히 설명한다.Hereinafter, a configuration and an operation of a defective bank disable circuit of a memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 메모리 장치의 결함 뱅크 조합도이다.2 is a combination of defect banks of a semiconductor memory device according to the present invention.

4개의 뱅크로 구성되어 결함 뱅크를 가진 DRAM의 제1칩(CHIP1)과 제2칩(CHIP2)을 조합하여 하나의 온전한 4개의 뱅크구조를 가진 DRAM을 생산하는 조합의 예이다.The first chip CHIP1 and the second chip CHIP2 of a DRAM having four banks and a defective bank are combined to produce an DRAM having one intact four bank structure.

도 2의 a에서 보면 반도체 메모리 장치의 제1칩(CHIP1)은 뱅크0과 뱅크2가 결함 뱅크이고, 제2칩(CHIP2)은 뱅크1과 뱅크3이 결함 뱅크이다. 이때 서로 주소를 가지는 뱅크가 결함되어 있으므로 정상인 나머지 뱅크만을 조합하면 온전한 4개의 뱅크구조를 가진 반도체 메모리 장치로 칩을 리페어 할 수 있다.Referring to FIG. 2A, banks 0 and 2 are defective banks, and banks 1 and 3 are defective banks of the first chip CHIP1 of the semiconductor memory device. At this time, since the banks addressed to each other are defective, only the remaining normal banks can be combined to repair the chip with a semiconductor memory device having four intact bank structures.

도 2의 b에서 보면 반도체 메모리 장치의 제1칩(CHIP1)과 제2칩(CHIP2)은 모두 뱅크0과 뱅크1이 결함뱅크이다. 이때 서로 같은 주소를 가지는 뱅크가 결함되어 있으므로 칩을 리페어 할 수 없다.Referring to FIG. 2B, banks 0 and 1 are defective banks of both the first chip CHIP1 and the second chip CHIP2 of the semiconductor memory device. At this time, because the banks with the same address are defective, the chip cannot be repaired.

도 2의 c에서 보면 반도체 메모리 장치의 제1칩(CHIP1)은 뱅크0과 뱅크1과뱅크2가 결함뱅크이고, 제2칩(CHIP2)은 뱅크3이 결함뱅크이다. 이때 서로 주소를 가지는 뱅크가 결함되어 있으므로 정상인 나머지 뱅크만을 조합하면 온전한 4개의 뱅크구조를 가진 반도체 메모리 칩으로 리페어 할 수 있다.Referring to FIG. 2C, in the first chip CHIP1 of the semiconductor memory device, bank 0, bank 1, and bank 2 are defective banks, and in the second chip CHIP2, bank 3 is a defective bank. At this time, since the banks addressed to each other are defective, only the remaining normal banks can be combined to repair a semiconductor memory chip having four intact bank structures.

도 3은 상기와 같이 결함 뱅크를 가지는 반도체 메모리 칩을 조합하여 리페어 하기 위한 본 발명에 따른 반도체 메모리 장치의 결함 뱅크 디스에이블 회로도이다.3 is a circuit diagram of a fault bank disable circuit of a semiconductor memory device according to the present invention for repairing a combination of semiconductor memory chips having a defect bank as described above.

본 발명에 따른 반도체 메모리 장치의 결함 뱅크 디스에이블 회로(1000)는 전원공급신호(PUB)를 입력받아 결함상태인 뱅크의 구동을 방지하는 디스에이블 뱅크신호(DSBn)를 출력하는 휴즈 프로그램 디스에이블부(200)와, 상기 휴즈 프로그램 디스에이블부(200)에서 출력되는 디스에이블 뱅크신호(DSB)와 외부어드레스와 명령신호(Command)를 입력받아 정상의 뱅크만을 구동시키는 뱅크구동신호(BA)를 출력하는 프로그램 뱅크 인에이블부(100)로 구성된다.The fault bank disable circuit 1000 of the semiconductor memory device according to the present invention receives a power supply signal PUB and outputs a fuse program disable unit configured to output a disable bank signal DSBn to prevent driving of a defective bank. And a bank driving signal BA for driving only a normal bank by receiving a disable bank signal DSB, an external address, and a command signal output from the fuse program disable unit 200. The program bank enable unit 100 is configured.

상기 휴즈 프로그램 디스에이블부(200)는 전원공급신호(PUB)에 순차적으로 연결된 제201인버터(INV201) 및 제202인버터(INV202)와, 일측이 인가전압(VDD)에 연결된 뱅크0 디스에이블 휴즈(BF0) 및 뱅크1 디스에이블 휴즈(BF1)와, 제202인버터(INV202)의 출력이 게이트에 인가되고 소오스는 뱅크0 디스에이블 휴즈(BF0)의 다른 일측에 연결된 제1PMOS트랜지스터(PMOS1)와, 제202인버터(INV202)의 출력이 게이트에 인가되고 드레인은 제1PMOS트랜지스터(PMOS1)와 공통이고 소오스는 접지된 제1NMOS트랜지스터(NMOS1)와, 제202인버터(INV202)의 출력이 게이트에 인가되고 소오스는 뱅크1 디스에이블 휴즈(BF1)의 다른 일측에 연결된 제2PMOS트랜지스터(PMOS2)와, 제202인버터(INV202)의 출력이 게이트에 인가되고 드레인은 제2PMOS트랜지스터(PMOS2)와 공통이고 소오스는 접지된 제3NMOS트랜지스터(NMOS3)와, 제202인버터(INV202)의 출력이 입력되는 제204인버터(INV204)와, 제1PMOS트랜지스터(PMOS1)와 제1NMOS트랜지스터(NMOS1)의 공통드레인에 연결된 제203인버터(INV203)와, 드레인은 제203인버터(INV203)의 입력과 공통이고 소오스는 접지되며 게이트에는 제203인버터(INV203)의 출력이 인가되는 제2NMOS트랜지스터(NMOS2)와, 제2PMOS트랜지스터(PMOS2)와 제3NMOS트랜지스터(NMOS3)의 공통드레인에 연결된 제205인버터(INV205)와, 드레인은 제205인버터(INV205)의 입력과 공통이고 소오스는 접지되며 게이트에는 제205인버터(INV205)의 출력이 인가되는 제4NMOS트랜지스터(NMOS4)와, 제203인버터(INV203)와 제204인버터(INV 204)의 출력을 입력받아 뱅크0의 디스에이블 뱅크신호(DSB0)를 출력하는 제201낸드게이트(NAND201)와, 제204인버터(INV204)와 제205인버터(INV 205)의 출력을 입력받아 뱅크1의 디스에이블 뱅크신호(DSB1)를 출력하는 제202낸드게이트(NAND202) 포함하여 구성된다.The fuse program disable unit 200 includes a 201 inverter INV201 and a 202 inverter INV202 sequentially connected to a power supply signal PUB, and a bank 0 disable fuse having one side connected to an applied voltage VDD. BF0) and bank1 disable fuse BF1 and the output of the 202 inverter INV202 are applied to the gate, and the source is connected to the first PMOS transistor PMOS1 connected to the other side of the bank0 disable fuse BF0. The output of the 202 inverter INV202 is applied to the gate, the drain is common with the first PMOS transistor PMOS1, the source is the grounded first NMOS transistor NMOS1, and the output of the 202 inverter INV202 is applied to the gate, and the source is The second PMOS transistor PMOS2 connected to the other side of the bank1 disable fuse BF1 and the output of the 202 inverter INV202 are applied to the gate, and the drain is common to the second PMOS transistor PMOS2 and the source is grounded. 3NMOS transistor (NMOS3), The 204th inverter INV204 to which the output of the 202th inverter INV202 is input, the 203th inverter INV203 connected to the common drain of the first PMOS transistor PMOS1 and the first NMOS transistor NMOS1, and the drain of the 203th inverter Common to the input of (INV203), the source is grounded, and the gate of the second NMOS transistor (NMOS2) to which the output of the 203 inverter (INV203) is applied, the common drain of the second PMOS transistor (PMOS2) and the third NMOS transistor (NMOS3) The fourth NMOS transistor NMOS4 connected to the input of the 205th inverter INV205, the drain thereof is common to the input of the 205th inverter INV205, the source is grounded, and the output of the 205th inverter INV205 is applied to the gate, and the 203th inverter. A 201 NAND gate NAND201 for receiving the outputs of the INV203 and the 204th inverter INV204 and outputting the disable bank signal DSB0 of the bank 0, and the 204th inverter INV204 and the 205th inverter INV. Disable bank signal of bank 1 by receiving the output of 205) And a 202 NAND gate NAND202 for outputting (DSB1).

상기 프로그램 뱅크 인에이블부(100)는 외부어드레스가 입력되는 제1 및 제2인버터(I1)(I2)와, 상기 제1 및 제2인버터(I1)(I2)의 출력단에 각각 연결되는 제11 및 제12인버터(I11)(I12)와, 제1인버터(1)의 출력인 뱅크선택신호(BS1b) 및 제2인버터(INV2)의 출력인 뱅크선택신호(BS0b)와 뱅크0의 디스에이블 뱅크신호(DSB0)를 입력받는 제101낸드게이트(NAND101)와, 제11인버터(INV11)의 출력인 뱅크선택신호(BS1t) 및 제11인버터(INV11)의 출력인 뱅크선택신호(BS0t)와 뱅크1의 디스에이블 뱅크신호(DSB1)를 입력받는 제102낸드게이트(NAND102)와, 명령신호(Command)와 제101낸드게이트(NAND101)의 출력을 입력받는 제101노어게이트(NOR101)와, 명령신호(Command)와 제102낸드게이트(NAND102)의 출력을 입력받는 제102노어게이트(NOR102)와, 제101낸드게이트(NAND101)의 출력은 제101지연수단(DL101)을 통하여 뱅크구동신호(BA0)로 출력되고, 제102낸드게이트(NAND102)의 출력은 제102지연수단(DL102)을 통하여 뱅크구동신호(BA1)로 출력한다.The program bank enable unit 100 is an eleventh connected to first and second inverters I1 and I2 to which an external address is input and output terminals of the first and second inverters I1 and I2, respectively. And a bank selection signal BS0b which is an output of the twelfth inverters I11 and I12, an output of the first inverter 1, and a bank selection signal BS0b which is an output of the second inverter INV2 and a disable bank of bank 0. The 101th NAND gate NAND101 receiving the signal DSB0, the bank selection signal BS1t which is the output of the eleventh inverter INV11 and the bank selection signal BS0t which is the output of the eleventh inverter INV11, and the bank 1 102 NAND gate (NAND 102) receiving the disable bank signal (DSB1), the 101 NOR gate (NOR 101) receiving the command signal and the output of the 101 NAND gate (NAND 101), and the command signal ( Command 102 and the output of the 102 NAND gate NOR 102 and the output of the 101 NAND gate 101 and the NAND 101 output via the 101 bank delay means (DL101) It is output to the signal (BA0), the output of NAND gate 102 (NAND102) outputs a drive signal bank (BA1) through the first delay means 102 (DL102).

또한 상기 본 발명에 따른 반도체 메모리 장치의 결함 뱅크 디스에이블 회로(1000)는 반도체 칩의 뱅크수에 따라 동일한 회로를 추가로 형성할 수 있다.In addition, the defect bank disable circuit 1000 of the semiconductor memory device according to the present invention may further form the same circuit according to the number of banks of the semiconductor chip.

본 발명에 따른 반도체 메모리 장치의 결함 뱅크 디스에이블 회로(1000)는 다음과 같이 동작한다. 휴즈 프로그램 디스에이블부(200)의 반도체 메모리 칩의 뱅크0이 결함 되었다면 뱅크0 디스에이블 휴즈(BF0)를 컷팅한다. 이후 반도체 칩을 구동시 전원공급신호(PUB)를 '하이'레벨로 공급하면 뱅크0의 디스에이블 뱅크신호(DSB0)는 '로우'레벨을 출력하고 뱅크1의 디스에이블 뱅크신호(DSB1)는 '하이'레벨을 출력한다.The defective bank disable circuit 1000 of the semiconductor memory device according to the present invention operates as follows. If bank 0 of the semiconductor memory chip of the fuse program disable unit 200 is defective, the bank 0 disable fuse BF0 is cut. Subsequently, if the power supply signal PUB is supplied at a 'high' level when the semiconductor chip is driven, the disable bank signal DSB0 of the bank 0 outputs a 'low' level, and the disable bank signal DSB1 of the bank 1 is' Output high level.

상기 뱅크0의 디스에이블 뱅크신호(DSB0)는 '로우'레벨로, 뱅크1의 디스에이블 뱅크신호(DSB1)는 '하이'레벨을 입력받는 프로그램 뱅크 인에이블부(100)는 원하는 동작을 하게하는 명령신호(Command)은 제101노어게이트(NOR101)와, 제102노어게이트(NOR102)에 '로우'레벨로 입력된 상태에서 외부어드레스가 제1 및제2인버터(INV1)(INV2)와 제11 및 제12인버터(INV11)(INV12)를 통하여 코딩된 뱅크선택신호(BS1b)(BS0b)(BS1t)(BS0t)에 관계없이 '로우'레벨의 뱅크0의 디스에이블 뱅크신호(DSB0)에 의하여 뱅크구동신호(BA0)는 디스에이블 된다. 또한 '하이'레벨의 뱅크1의 디스에이블 뱅크신호(DSB1)는 뱅크구동신호(BA1)에 아무런 영향을 주지않는다. 그러므로 결함뱅크는 구동시키지 않고 정상뱅크만을 선택구동할 수가 있다.The disable bank signal DSB0 of the bank 0 is at a 'low' level, and the disable bank signal DSB1 of the bank 1 is at a 'high' level. The program bank enable unit 100 is configured to perform a desired operation. The command signal Command includes the first and second inverters INV1 (INV2), the eleventh, and the like when the external address is input to the 101-north gate NOR101 and the 102-north gate NOR102 at a 'low' level. Regardless of the bank selection signals BS1b, BS0b, BS1t, and BS0t coded through the twelfth inverter INV11 and INV12, the bank is driven by the disable bank signal DSB0 of the low level bank0. Signal BA0 is disabled. In addition, the disable bank signal DSB1 of the bank 1 of the 'high' level has no effect on the bank driving signal BA1. Therefore, only the normal bank can be selectively driven without the fault bank.

따라서, 본 발명은 아주 간단한 방법으로 서로 다른 주소의 뱅크가 결함상태인 2개의 칩을 조합하여 모든뱅크가 정상인 하나의 온전한 반도체 칩으로 리페어 할 수 있으므로 반도체 칩의 수율을 향상시키는 잇점을 가진다.Therefore, the present invention has the advantage of improving the yield of the semiconductor chip since it is possible to repair two banks with different banks in a defective state by combining them with one intact semiconductor chip in which all banks are normal.

Claims (3)

2개이상의 뱅크를 가지고 있는 반도체 메모리 장치서,In a semiconductor memory device having two or more banks, 서로다른 주소의 뱅크가 패일된 2개의 칩을 조합하여 정상인 하나의 온전한 반도체 칩으로 리페어 할 수 있게하는 패일뱅크 디스에이블 회로에 있어서,A fail bank disable circuit in which banks of different addresses combine two failed chips to be repaired to one normal intact semiconductor chip. 전원공급신호(PUB)를 입력받아 결함상태인 뱅크의 구동을 방지하는 디스에이블 뱅크신호(DSBn)를 출력하는 휴즈 프로그램 디스에이블부와,A fuse program disable unit which receives a power supply signal PUB and outputs a disable bank signal DSBn for preventing the driving of a defective bank; 상기 휴즈 프로그램 디스에이블부에서 출력되는 디스에이블 뱅크신호(DSB)와 외부어드레스와 명령신호(Command)를 입력받아 정상의 뱅크 만을 구동시키는 뱅크구동신호(BA)를 출력하는 프로그램 뱅크 인에이블부를 포함하여 이루어지는 것이 특징인 결함 뱅크 디스에이블 회로.And a program bank enable unit configured to receive a disable bank signal DSB, an external address, and a command signal outputted from the fuse program disable unit, and output a bank driving signal BA for driving only a normal bank. A fault bank disable circuit characterized in that it is made. 청구항 1에 있어서, 상기 휴즈 프로그램 디스에이블부는,The method according to claim 1, wherein the fuse program disable unit, 전원공급신호(PUB)에 순차적으로 연결된 제201인버터 및 제202인버터와,A 201 inverter and a 202 inverter sequentially connected to a power supply signal PUB; 일측이 인가전압(VDD)에 연결된 뱅크0디스에이블 휴즈 및 뱅크1디스에이블 휴즈와,A bank 0 disable fuse and a bank 1 disable fuse having one end connected to an applied voltage VDD; 상기 제202인버터의 출력이 게이트에 인가되고 소오스는 뱅크0디스에이블 휴즈의 다른 일측에 연결된 제1PMOS트랜지스터와,An output of the 202 inverter is applied to a gate, and a source of the first PMOS transistor is connected to the other side of the bank 0 disable fuse; 제202인버터의 출력이 게이트에 인가되고 드레인은 제1PMOS트랜지스터와An output of the 202 inverter is applied to the gate and the drain of the 202 inverter is 공통이고 소오스는 접지된 제1NMOS트랜지스터와,The common and source are grounded first NMOS transistors, 제202인버터의 출력이 게이트에 인가되고 소오스는 뱅크1디스에이블 휴즈의 다른일측에 연결된 제2PMOS트랜지스터와,An output of the 202 inverter is applied to the gate and the source is connected to a second PMOS transistor connected to the other side of the bank 1 disable fuse; 제202인버터의 출력이 게이트에 인가되고 드레인은 제2PMOS트랜지스터와 공통이고 소오스는 접지된 제3NMOS트랜지스터와,A third NMOS transistor having an output of the 202 inverter applied to the gate, a drain of which is common to the second PMOS transistor, and a source of which is grounded; 제202인버터의 출력이 입력되는 제204인버터와,A 204 inverter to which an output of the 202 inverter is input; 제1PMOS트랜지스터와 제1NMOS트랜지스터의 공통드레인에 연결된 제203인버터와, 드레인은 제203인버터의 입력과 공통이고 소오스는 접지되며 게이트에는 제203인버터의 출력이 인가되는 제2NMOS트랜지스터와,A 203 inverter connected to a common drain of the first PMOS transistor and the first NMOS transistor, a drain of which is common with an input of the 203 inverter, a source is grounded, and a second NMOS transistor to which an output of the 203 inverter is applied to a gate; 제2PMOS트랜지스터와 제3NMOS트랜지스터의 공통드레인에 연결된 제205인버터와, 드레인은 제205인버터의 입력과 공통이고 소오스는 접지되며 게이트에는 제205인버터의 출력이 인가되는 제4NMOS트랜지스터와,A fourth NMOS transistor connected to a common drain of the second PMOS transistor and the third NMOS transistor, a drain of which is common to an input of the 205 inverter, a source is grounded, and a fourth NMOS transistor to which an output of the 205 inverter is applied to a gate; 제203인버터와 제204인버터의 출력을 입력받아 뱅크0의 디스에이블 뱅크신호(DSB0)를 출력하는 제201낸드게이트와,A 201 nand gate configured to receive outputs of the 203 and 204 inverters and output a disable bank signal DSB0 of the bank 0; 제204인버터와 제205인버터의 출력을 입력받아 뱅크1의 디스에이블 뱅크신호(DSB1)를 출력하는 제202낸드게이트로 구성된 것이 특징인 결함 뱅크 디스에이블 회로.And a 202 NAND gate configured to receive an output of a 204th inverter and a 205th inverter and output a disable bank signal DSB1 of a bank1. 청구항 1에 있어서, 상기 프로그램 뱅크 디스에이블부는The method of claim 1, wherein the program bank disable unit 외부어드레스가 입력되는 제1 및 제2인버터와, 상기 제1 및 제2인버터의 출력단에 각각 연결되는 제11 및 제12인버터와, 제1인버터의 출력인 뱅크선택신호(BS1b) 및 제2인버터의 출력인 뱅크선택신호(BS0b)와 뱅크0의 디스에이블 뱅크신호(DSB0)를 입력받는 제101낸드게이트와, 제11인버터의 출력인 뱅크선택신호(BS1t) 및 제11인버터의 출력인 뱅크선택신호(BS0t)와 뱅크1의 디스에이블 뱅크신호(DSB1)를 입력받는 제102낸드게이트와, 명령신호(Command)와 제101낸드게이트의 출력을 입력받는 제101노어게이트와, 명령신호(Command)와 제102낸드게이트(NAND102)의 출력을 입력받는 제102노어게이트와,First and second inverters to which an external address is input, eleventh and twelfth inverters connected to output terminals of the first and second inverters, and a bank selection signal BS1b and a second inverter which are outputs of the first inverter. The 101th NAND gate receiving the bank selection signal BS0b, which is the output of the input signal, and the disable bank signal DSB0 of the bank 0, the bank selection signal BS1t, which is the output of the eleventh inverter, and the bank selection, which is the output of the eleventh inverter. The 102th NAND gate receiving the signal BS0t and the disable bank signal DSB1 of the bank 1, the 101th NOR gate receiving the command signal and the output of the 101th NAND gate, and the command signal Command And a 102-north gate receiving an output of the 102 NAND gate, 제101낸드게이트의 출력을 받아 뱅크0구동신호(BA0)로 출력하는 제1지연수단과,First delay means for receiving the output of the 101 NAND gate and outputting the bank 0 driving signal BA0; 제102낸드게이트의 출력을 받아 뱅크1구동신호(BA1)로 출력하는 제2지연수단으로 구성된 것이 특징인 결함 뱅크 디스에이블 회로.And a second delay means for receiving the output of the 102nd NAND gate and outputting the result as the bank 1 driving signal BA1.
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