KR20010063201A - 반도체 메모리 셀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 셀 형성방법에 관한 것으로, 종래에는 고집적화 되어가는 반도체 메모리의 제한된 면적내에서 요구되는 커패시턴스를 확보하기 위하여 하부전극의 높이를 증가시킴에 따라 후속공정인 금속배선의 형성에 어려움이 있으며, 하부전극 형성에 대한 사진식각의 공정마진 확보 및 하부전극간 단락등으로 인해 제품의 수율감소 및 공정의 난이도 증가등의 문제점이 있었다. 따라서, 본 발명은 반도체기판 상에 커패시터를 형성하기 이전 캡과 측벽 절연막을 갖는 비트라인 이격 패터닝까지의 일반적인 하부구조를 형성한 다음 상부전면에 도전물질을 형성하고, 캡절연막이 노출될때까지 평탄화하여 노드콘택을 형성하는 공정과; 상기 결과물의 상부전면에 식각방지막과 산화막을 형성한 다음 노드콘택이 노출되도록 선택적으로 식각하여 깊이 0.10[㎛] 이하, 지름 0.05[㎛] 이하의 홀을 형성하는 공정과; 상기 결과물의 상부에 홀에 채워지는 하부전극물질을 형성한 다음 산화막이 노출될때까지 평탄화하는 공정과; 상기 노출된 산화막을 제거한 다음 상부전면에 순차적으로 고유전막과 상부전극물질을 형성하는 공정으로 이루어지는 반도체 메모리 셀 제조방법을 제공하여 커패시터의 하부전극 높이를 최소화함과 아울러 사진식각의 공정마진을 확보하고, 하부전극간 단락을 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 셀 형성방법에 관한 것으로, 특히 미세화되는 반도체 메모리 셀 커패시터의 하부전극 높이를 최소화함과 아울러 인접하는 셀 커패시터의 하부전극 단락을 방지하기에 적당하도록 한 반도체 메모리 셀 형성방법에 관한 것이다.
일반적으로, 반도체 메모리의 밀도(density)가 64M, 256M로 발전되는 현 상황에서 대부분의 회사는 커패시터의 하부전극으로 스택형(stack type)을 채택하고 있다. 이와같은 스택형의 커패시터는 다시 박스형(box type), 핀형(pin type) 및 실린더(cylinder, 또는 크라운(crown))형으로 세분화된다.
상기와 같이 세분화되는 스택형 커패시터들은 커패시턴스가 면적에 비례하고, 유전막의 두께에 반비례하는 일반적인 수식에서 알 수 있는 바와같이 유전막의 특성개선을 고려하지 않는다면, 면적의 최대화를 통해 제품에 요구되는 커패시턴스를 확보하여야 한다.
따라서, 커패시터 하부전극의 높이를 높게 하고, 또한 커패시터 하부전극으로 반-구체 그레인(hemi-spherical grain : HSG) 폴리실리콘을 적용하여 표면에 요철을 형성하여 하부전극 상에 형성되는 유전막의 면적을 최대화하였다.
도1은 반도체 메모리 셀이 형성되는 일반적인 액티브영역, 격리영역 및 제1게이트를 보인 레이아웃도로서, 이에 도시한 바와같이 도면상의 부호 '1'이 격리영역이고, '2'가 액티브영역이며, '3'이 제1게이트(first gate : FG = word line)다.
상기한 바와같은 도1의 A-A선 및 B-B선 단면을 도시한 도2a 내지 도2f의 수순단면도를 참조하여 종래 반도체 메모리 셀 형성방법을 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 반도체기판(11) 상에 PGI(profiled groove isolation) 격리영역(12)을 형성하여 액티브영역을 정의한다.
그리고, 도2b에 도시한 바와같이 상기 액티브영역이 정의된 반도체기판(11) 상에 게이트산화막(13), 게이트전극(14) 및 캡절연막(15)이 적층된 제1게이트를 패터닝한 다음 절연막 증착/선택적 식각을 통해 게이트측벽(16)을 형성하고, 상부전면에 폴리실리콘(17)을 증착 및 평탄화한 다음 그 상부에 절연막(18)을 증착하고, 감광막 패턴(미도시)을 통해 선택적으로 식각한 다음 이를 하드마스크(hard mask)로 적용하여 폴리실리콘(17)을 패터닝함으로써, 폴리플러그를 형성한다. 이때, 도면 상의 미설명부호 '19'는 상기 절연막(18)을 식각한 다음 다시 절연막을 증착 및 선택적 식각하여 절연막(18) 측면에 형성된 측벽(19)으로, 반도체 메모리의 고집적화에 따른 미세노광의 한계를 극복함과 아울러 오정렬(mis-align)에 대한 마진을 확보하기 위하여 형성한다.
그리고, 도2c에 도시한 바와같이 상기 폴리플러그가 형성된 결과물의 상부전면에 산화막(20)을 형성하여 평탄화한 다음 선택적으로 식각하여 비트라인 콘택홀(미도시)을 형성하고, 상부전면에 배리어층(21), 전극층(22) 및 절연막(23)을 순차적으로 형성한 다음 배리어층(21)까지 패터닝하여 비트라인(미도시)을 형성하고, 상부전면에 절연막을 증착 및 선택적 식각하여 패터닝된 비트라인의 측벽(24)을 형성한 다음 노출된 하부의 산화막(20)과 절연막(18)을 식각한다.
그리고, 도2d에 도시한 바와같이 상기 결과물의 상부전면에 폴리실리콘(25)을 증착 및 평탄화하여 노드콘택을 형성한다.
그리고, 도2e에 도시한 바와같이 상기 결과물의 상부전면에 질화막(26)과 산화막(27)을 요구되는 커패시턴스에 따른 두께로 형성하고, 상기 노드콘택이 노출되도록 선택적으로 식각한 다음 상부전면에 하부전극물질(28) 증착 및 절연막(29)을 형성하고, 상기 산화막(27)이 노출될때까지 에치-백(etch-back)하여 각 노드콘택 상에 형성된 하부전극물질(28)을 전기적으로 격리시킨다.
그리고, 도2f에 도시한 바와같이 상기 노출된 산화막(27) 및 절연막(29)을 제거한 다음 상부전면에 유전막(30)과 상부전극물질(31)을 형성한다.
그러나, 상기한 바와같은 종래의 반도체 메모리 셀 형성방법은 고집적화 되어가는 반도체 메모리의 제한된 면적내에서 요구되는 커패시턴스를 확보하기 위하여 하부전극의 높이를 증가시킴에 따라 후속공정인 금속배선의 형성에 어려움이 있으며, 하부전극 형성에 대한 사진식각의 공정마진 확보 및 하부전극간 단락등으로 인해 제품의 수율감소 및 공정의 난이도 증가등의 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 커패시터의 하부전극 높이를 최소화함과 아울러 사진식각의 공정마진을 확보하고, 하부전극간 단락을 방지할 수 있는 반도체 메모리 셀 형성방법을 제공하는데 있다.
도1은 반도체 메모리 셀이 형성되는 일반적인 액티브영역, 격리영역 및 제1게이트를 보인 레이아웃도.
도2a 내지 도2f는 도1의 A-A선 및 B-B선 단면에 따른 종래의 수순단면도.
도3a 내지 도3f는 도1의 A-A선 및 B-B선 단면에 따른 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
41:질화막 42:산화막
43:하부전극물질 44:유전막
45:상부전극물질
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체 메모리 셀 형성방법은 반도체기판 상에 커패시터를 형성하기 이전 캡과 측벽 절연막을 갖는 비트라인 이격 패터닝까지의 일반적인 하부구조를 형성한 다음 상부전면에 도전물질을 형성하고, 캡절연막이 노출될때까지 평탄화하여 노드콘택을 형성하는 공정과; 상기 결과물의 상부전면에 식각방지막과 산화막을 형성한 다음 노드콘택이 노출되도록 선택적으로 식각하여 깊이 0.10[㎛] 이하, 지름 0.05[㎛] 이하의 홀을 형성하는 공정과; 상기 결과물의 상부에 홀에 채워지는 하부전극물질을 형성한 다음 산화막이 노출될때까지 평탄화하는 공정과; 상기 노출된 산화막을 제거한 다음 상부전면에 순차적으로 고유전막과 상부전극물질을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체 메모리 셀 형성방법을 첨부한 도3a 내지 도3f의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도3a 내지 도3d에 도시한 노드콘택 형성까지의 수순단면도는 종래의 도2a 내지 도2d와 동일하므로, 여기서는 상세한 설명을 생략하기로 한다.
그리고, 도3e에 도시한 바와같이 상기 노드콘택이 형성된 결과물의 상부전면에 질화막(41)과 산화막(42)을 형성하고, 상기 노드콘택이 노출되도록 선택적으로 식각하여 깊이 0.1[㎛] 이하, 지름 0.05[㎛] 이하인 홀을 형성한 다음 상부전면에 홀에 채워지는 하부전극물질(43)을 형성하고, 산화막(42)이 노출될때까지 에치-백또는 화학기계적 연마등을 통해 평탄화하여 하부전극을 형성한다. 이때, 현재 256M급 제품에 적용되고 있는 Ta2O5는 유전상수값의 한계로 인해 하부전극의 높이가 0.1[㎛] 이하의 기가(Giga)급 이상의 제품에 적용이 불가능하므로, 요구되는 커패시턴스를 만족하기 위하여 큰 유전상수값을 갖는 BST 또는 PZT 물질을 유전막으로 적용하는 것이 바람직하다.
그리고, 도3f에 도시한 바와같이 상기 노출된 산화막(42)을 제거한 다음 상부전면에 순차적으로 유전막(44)과 상부전극물질(45)을 형성한다.
상기한 바와같은 본 발명에 의한 반도체 메모리 셀 제조방법은 하부전극 형성을 위한 극미세 홀을 정의하고, 홀 내에 하부전극물질을 채워넣은 다음 식각하여 하부전극을 형성한 다음 고 유전막을 형성함에 따라 커패시터의 하부전극 높이를 최소화함과 아울러 사진식각의 공정마진을 확보하고, 하부전극간 단락을 방지할 수 있는 효과가 있다.
Claims (1)
- 반도체기판 상에 커패시터를 형성하기 이전 캡과 측벽 절연막을 갖는 비트라인 이격 패터닝까지의 일반적인 하부구조를 형성한 다음 상부전면에 도전물질을 형성하고, 캡절연막이 노출될때까지 평탄화하여 노드콘택을 형성하는 공정과; 상기 결과물의 상부전면에 식각방지막과 산화막을 형성한 다음 노드콘택이 노출되도록 선택적으로 식각하여 깊이 0.10[㎛] 이하, 지름 0.05[㎛] 이하의 홀을 형성하는 공정과; 상기 결과물의 상부에 홀에 채워지는 하부전극물질을 형성한 다음 산화막이 노출될때까지 평탄화하는 공정과; 상기 노출된 산화막을 제거한 다음 상부전면에 순차적으로 고유전막과 상부전극물질을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
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