KR20010061541A - 3 line handshaking interface - Google Patents

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박남규
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Abstract

PURPOSE: A three line handshaking interface is provided to adjust the cycle between a CPU and a peripheral having different cycles so that it can perform a direct data transmission between the CPU and the peripheral. CONSTITUTION: The device comprises a CPU(10), a DSP(Digital Signal Processor, 30) and a programmable chip(20). The programmable chip(20) sends or receives a plurality of signals(1,2,3,4,5,6) with the CPU(10) and the DSP(30). The signal(1) is transmitted from the CPU(10) to the DSP(20) for informing a busy or a ready state of the CPU(10). The signal(2) is transmitted form the programmable chip(20) to the CPU(10) for informing a usage state of the programmable chip(20). The signal(3) is transmitted from the programmable chip(20) to the CPU(10) for informing a busy or a ready state of the DSP(30). The signal(4) is transmitted from the programmable chip(20) to the DSP(30) for informing a busy or a ready state of the CPU(10). The signal(5) is transmitted from the programmable chip(20) to the DSP(30) for informing a usage state of the programmable chip(20). The signal(6) is transmitted from the DSP(30) to the programmable chip(20) for informing a busy or a ready state of the DSP(30).

Description

3선 핸드세이킹 인터페이스{3 line handshaking interface}3-line handshaking interface {3 line handshaking interface}

본 발명은 3선 핸드세이킹 인터페이스에 관한 것으로, 더욱 상세하게는 서로 다른 동작 사이클을 갖는 중앙처리장치와 디지탈신호처리기 사이에 데이터를 입력 또는 출력할 수 있도록 3선 신호용 로직을 이용하여 데이터 전송을 용이하게 하는 3선 핸드세이킹 인터페이스에 관한 것이다.The present invention relates to a three-wire handshaking interface. More particularly, the present invention relates to a three-wire handshaking interface. More particularly, the present invention relates to a three-wire handshaking interface. A three-wire handshaking interface is provided that facilitates this.

컴퓨터가 일반화 된 것은 최근 몇년의 일이다. 한번 대중 속으로 들어온 컴퓨터는 급속하게 발전을 거듭하고 있고, 최근에는 구입한지 몇달만 지나도 이미 구형 대열에 끼일 정도이다. 특히, 컴퓨터의 핵이라고 할 수 있는 중앙처리장치 (CPU)는 발전속도가 더욱 빨라서, 다른 주변장치와의 호환성이 하나의 문제가 되고 있다.Computers have become commonplace in recent years. Computers, which once entered the masses, are developing rapidly, and in recent months, they have already caught up with the old ranks. In particular, the central processing unit (CPU), which is the core of a computer, has a higher power generation speed, and compatibility with other peripheral devices has become a problem.

즉, 중앙처리장치의 동작 사이클과 주변장치와의 동작 사이클이 다른 경우, 두 장치 사이의 사이클을 조절해주기 위한 인터페이스장치가 필요한 것이다. 본 발명에서 설명하고자 하는 장치도 이러한 중앙처리장치와 디지탈신호처리기 사이의 호환을 위한 인터페이스 장치에 관한 것이다.That is, when the operation cycle of the central processing unit and the operation cycle of the peripheral device is different, an interface device for adjusting the cycle between the two devices is required. The device to be described in the present invention also relates to an interface device for compatibility between the central processing unit and the digital signal processor.

따라서 본 발명의 목적은 서로 다른 동작 사이클을 갖는 중앙처리장치와 디지탈신호처리기 사이의 직접적인 데이터 전송을 할 수 있도록 하는 3선 핸드세이킹 인터페이스를 제공함에 있다.It is therefore an object of the present invention to provide a three-wire handshaking interface that enables direct data transfer between a central processing unit and a digital signal processor having different operating cycles.

도 1은 본 발명에 따른 3선 핸드세이킹 인터페이스 블럭도,1 is a three-wire handshaking interface block diagram according to the present invention;

도 2는 본 발명에 따른 3선 핸드세이킹 인터페이스신호의 I/O 포트의 연결상태도,Figure 2 is a connection state of the I / O port of the three-wire handshaking interface signal according to the present invention,

도 3은 본 발명에 따른 3선 핸드세이킹 인터페이스 타이밍도,3 is a three-wire handshaking interface timing diagram in accordance with the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 중앙처리장치 20 : 프로그래머블 칩10: central processing unit 20: programmable chip

30 : 디지탈신호처리기30: digital signal processor

상기 목적을 달성하기 위한 본 발명에 따른 3선 핸드세이킹 인터페이스는, 서로 다른 동작 사이클을 갖는 프로세서 간의 직접적인 데이터 전송을 위하여, 동작 사이클을 조절하는 인터페이스에 있어서, 제 1 프로세서의 동작상태에 따른 정보가 기록되는 제 1 데이터 비트와; 제 2 프로세서의 동작상태에 따른 정보가 기록되는 제 2 데이터 비트와; 상기 제 1 프로세서가 비지상태에서 레디상태로 바뀌는 것을 인지하고, 제 2 프로세서의 데이터 송수신 가능상태를 설정하며, 제 2 프로세서가 비지상태에서 레디상태로 바뀌는 것을 인지하고, 제 1 프로세서의 데이터 송수신 가능상태를 설정하는 제 3 데이터 비트를 포함하여 구성된다.The three-wire handshaking interface according to the present invention for achieving the above object, in the interface for adjusting the operation cycle for direct data transfer between processors having different operation cycles, information according to the operating state of the first processor A first data bit in which is written; A second data bit in which information according to an operating state of the second processor is recorded; Recognizes that the first processor is changed from the busy state to the ready state, sets the data transmission and reception state of the second processor, recognizes that the second processor is changed from the busy state to the ready state, and can transmit and receive data of the first processor And a third data bit for setting the state.

이하 첨부한 도면을 참조하여 본 발명에 따른 3선 핸드세이킹 인터페이스에 대해서 설명한다.Hereinafter, a three-wire handshaking interface according to the present invention will be described with reference to the accompanying drawings.

본 발명의 3선 핸드세이킹 인터페이스는, 다음의 구성을 가지고 있다.The three-wire handshaking interface of the present invention has the following configuration.

중앙처리장치(10)와 디지탈신호처리기(30)가 구비되고, 그 사이에 두 장치의 동작 사이클을 조절해주기 위한 프로그래머블 칩(20)이 포함된다.A central processing unit 10 and a digital signal processor 30 are provided, between which a programmable chip 20 for adjusting the operating cycles of the two devices is included.

상기 프로그래머블 칩(20)은, 크게 중앙처리장치(10)로부터 수신하는 신호와 중앙처리장치(10)로 송신하는 신호, 그리고 디지탈신호처리기(30)로부터 수신하는 신호와 디지탈신호처리기(30)로 송신하는 신호 등을 갖고 있다.The programmable chip 20 is divided into a signal received from the central processing unit 10, a signal transmitted to the central processing unit 10, a signal received from the digital signal processor 30, and a digital signal processor 30. It has a signal to transmit.

도 1에 도시하고 있는 바와 같이, 신호(1)은, 중앙처리장치에서 출력되어 프로그래머블 칩(20)으로 입력되는 신호이다. 상기 신호(1)은, 중앙처리장치(10)의 비지(Busy) 또는 레디(Ready) 상태를 알려준다. 상기 신호(1)가 하이상태이면, 비지상태이다. 즉, 중앙처리장치(10)가 데이터 입력 또는 출력을 위해 프로그래머블 칩(20)을 점유하여 사용하고 있음을 알린다. 상기 신호(1)가 로우상태이면, 레디상태이다. 즉, 중앙처리장치(10)가 프로그래머블 칩(20)에서 데이터 입력 또는 출력을 할 수 없음을 알린다.As shown in FIG. 1, the signal 1 is a signal output from the central processing unit and input to the programmable chip 20. The signal 1 informs a busy or ready state of the CPU 10. If the signal 1 is high, it is busy. In other words, the CPU 10 occupies the programmable chip 20 for data input or output. If the signal 1 is low, it is ready. That is, the central processing unit 10 informs that the programmable chip 20 cannot input or output data.

신호(2)는, 상기 프로그래머블칩(20)에서 출력되어, 중앙처리장치(10)로 입력되는 신호이다. 상기 신호(2)는, 프로그래머블 칩(20)의 사용 상태를 알려준다. 상기 신호(2)가 하이상태이면, 디지탈신호처리기(30)가 비지상태이고, 로우상태이면 중앙처리장치(10)가 비지상태이다.The signal 2 is a signal output from the programmable chip 20 and input to the CPU 10. The signal 2 informs the state of use of the programmable chip 20. If the signal 2 is high, the digital signal processor 30 is busy. If the signal 2 is low, the central processing unit 10 is busy.

신호(3)은, 프로그래머블 칩(20)에서 출력되어 중앙처리장치(10)로 입력되는 신호이다. 상기 디지탈신호처리기(30)의 비지 또는 레디상태를 알려준다. 상기 신호가 하이이면 비지상태이다. 즉, 디지탈신호처리기(30)가 데이터 입력 또는 출력을 위해 프로그래머블 칩(20)을 점유하여 사용하고 있음을 알린다. 상기 신호가 로우이면 레디상태이다. 즉, 디지탈신호처리기(30)가 프로그래머블 칩(20)에서 데이터 입력 또는 출력을 할 수 없음을 알린다.The signal 3 is a signal output from the programmable chip 20 and input to the CPU 10. It informs the busy or ready state of the digital signal processor 30. If the signal is high, it is busy. In other words, it indicates that the digital signal processor 30 occupies and uses the programmable chip 20 for data input or output. If the signal is low, it is ready. That is, the digital signal processor 30 informs that the programmable chip 20 cannot input or output data.

신호(4)는, 프로그램머블 칩(20)에서 출력되어 디지탈신호처리기(30)로 입력되는 신호이다. 상기 신호(4)는 중앙처리장치(10)의 비지 또는 레디상태를 알려준다. 상기 신호(4)가 하이이면 비지상태이다. 즉, 중앙처리장치(10)가 데이터 입력 또는 출력을 위해 프로그래머블 칩(20)을 점유하여 사용하고 있음을 알린다. 상기 신호(4)가 로우이면 레디상태이다. 즉, 중앙처리장치(10)가 프로그래머블 칩(20)에서 데이터 입력 또는 출력을 할 수 없음을 알린다.The signal 4 is a signal output from the programmable chip 20 and input to the digital signal processor 30. The signal 4 indicates the busy or ready state of the central processing unit 10. If the signal 4 is high, it is busy. In other words, the CPU 10 occupies the programmable chip 20 for data input or output. If the signal 4 is low, it is ready. That is, the central processing unit 10 informs that the programmable chip 20 cannot input or output data.

신호(5)는, 프로그래머블 칩(20)에서 출력되어 디지탈신호처리기(30)로 입력되는 신호이다. 상기 프로그래머블 칩(20)의 사용 상태를 알려준다. 이 신호가 하이이면, 디지탈신호처리기(30)가 비지상태이고, 로우이면 중앙처리장치(10)가 비지상태이다.The signal 5 is a signal output from the programmable chip 20 and input to the digital signal processor 30. The state of use of the programmable chip 20 is informed. If this signal is high, the digital signal processor 30 is busy, and if it is low, the central processing unit 10 is busy.

신호(6)은, 디지탈신호처리기(30)에서 출력되어 프로그래머블 칩(20)으로 입력되는 신호이다. 상기 신호(6)은, 디지탈신호처리기(30)의 비지 또는 레디상태를 알려준다. 상기 신호(6)가 하이이면 비지상태이다. 즉, 디지탈신호처리기(30)가 데이터 입력 또는 출력을 위해 프로그래머블 칩(20)을 점유하여 사용하고 있음을 알려준다. 상기 신호(6)가 로우이면 레디상태이다. 즉, 디지탈신호처리기(30)가 프로그래머블 칩(20)에서 데이터 입력 또는 출력을 할 수 없음을 알려준다.The signal 6 is a signal output from the digital signal processor 30 and input to the programmable chip 20. The signal 6 informs the busy or ready state of the digital signal processor 30. If the signal 6 is high, it is busy. In other words, it indicates that the digital signal processor 30 occupies and uses the programmable chip 20 for data input or output. If the signal 6 is low, it is ready. That is, the digital signal processor 30 informs that the programmable chip 20 cannot input or output data.

상기 6개의 신호는 각각 중앙처리장치(10)와 디지탈신호처리기(30)의 한개의 입출력포트에 연결되고 있다.The six signals are connected to one input / output port of the central processing unit 10 and the digital signal processor 30, respectively.

즉, 도 2에 도시하고 있는 바와 같이, 3선 핸드세이킹용 중앙처리장치 입출력포트는, D2 데이터 비트에 신호(2)에 대한 정보를 기록하고 있고, D1 데이터 비트에 신호(3)에 대한 정보를 기록하고 있으며, D0 데이터 비트에 신호(1)에 대한 정보를 기록하고 있다.That is, as shown in FIG. 2, the 3-wire handshaking central processing unit input / output port records information on the signal 2 in the D2 data bits, and information on the signal 3 in the D1 data bits. And information on the signal 1 is recorded in the D0 data bit.

또한, 3선 핸드세이킹용 디지탈신호처리기 입출력포트는, D2 데이터 비트에 신호(5)에 대한 정보를 기록하고 있고, D1 데이터 비트에 신호(6)에 대한 정보를 기록하고 있으며, D0 데이터 비트에 신호(4)에 대한 정보를 기록하고 있다.The digital signal processor input / output port for 3-wire handshaking records information about the signal 5 in the D2 data bits, records information about the signal 6 in the D1 data bits, and writes the data in the D0 data bits. Information about the signal 4 is recorded.

따라서 도 1에 도시하고 있는 프로그래머블 칩(20)의 플래그1(20a), 플래그2(20b), 플래그3(20c)은 상기 D0,D2,D1의 데이터 상태를 저장하기 위한 메모리라고 설명될 수 있다.Therefore, flags 1 (20a), 2 (20b), and 3 (20c) of the programmable chip 20 shown in FIG. 1 may be described as memories for storing the data states of D0, D2, and D1. .

다음은 본 발명의 3선 핸드세이킹 인터페이스의 동작 과정에 대해서 설명한다.The following describes the operation of the three-wire handshaking interface of the present invention.

도 3은 본 발명에 따른 3선 핸드세이킹 인터페이스 신호의 동작 타이밍이다.3 is an operation timing of a 3-wire handshaking interface signal in accordance with the present invention.

디지탈신호처리기(30)가 비지상태(하이)에서 레디상태(로우)로 상태를 바꾸면, 3선 핸드세이킹용 중앙처리장치 입출력포트의 D2 데이터비트와, 3선 핸드세이킹용 디지탈신호처리기 입출력포트의 D2 데이터비트는 "0"의 상태를 갖게 된다. 이때, 프로그래머블 칩(20)에서 출력되는 신호(2)와 신호(5)는 하이상태에서 로우상태로 바뀌어 프로그래머블 칩(20)을 중앙처리장치(10)가 사용할 수 있는 상태임을 알려준다. 이 단계가 도 3에 도시된 타이밍도에서 "A" 부분이다.When the digital signal processor 30 changes from the busy state (high) to the ready state (low), the D2 data bits of the central processing unit input / output port for 3-wire handshaking and the digital signal processor input / output port of 3-wire handshaking The D2 data bit has a state of "0". In this case, the signal 2 and the signal 5 output from the programmable chip 20 are changed from the high state to the low state to inform that the CPU 10 can use the programmable chip 20. This step is part "A" in the timing diagram shown in FIG.

중앙처리장치(10)는 상기 3선 핸드세이킹용 중앙처리장치 입출력포트의 D2 데이터 비트 상태가 로우임을 읽고, 상기 3선 핸드세이키용 중앙처리장치 입출력포트의 D0 포트에 "1"을 기록하므로서, 중앙처리장치(10)가 프로그래머블 칩(20)을 점유하여 데이터의 입력 또는 출력을 할 수 있는 상태임을 알린다. 이때, 프로그래머블 칩(20)으로 입력되는 신호(1)와, 상기 프로그램버블 칩(20)에서 디지탈신호처리기(30)로 출력하는 신호(4)는 하이상태가 된다. 이 단계가 도 3에 도시된 타이밍도에서 "B" 부분이다.The central processing unit 10 reads that the D2 data bit state of the central processing unit input / output port for the 3-wire handshaking is low, and writes "1" to the D0 port of the central processing unit input / output port for the 3-wire handshaking, The central processing unit 10 occupies the programmable chip 20 to inform that the data can be input or output. At this time, the signal 1 input to the programmable chip 20 and the signal 4 output from the programmable chip 20 to the digital signal processor 30 are in a high state. This step is part "B" in the timing diagram shown in FIG.

다음, 중앙처리장치(10)가 비지상태(하이)에서 레디상태(로우)로 상태를 바꾸면, 3선 핸드세이킹용 중앙처리장치 입출력포트의 D0 데이터 비트와 3선 핸드세이키용 디지탈신호처리기 입출력포트의 D0 데이터 비트는 "0"의 상태를 갖게 된다. 이때, 프로그래머블 칩(20)에서 출력되는 신호(2)와 신호(5)는 로우상태에서 하이상태로 바뀌어 프로그래머블 칩(20)을 디지탈신호처리기(30)가 사용할 수 있는 상태임을 알려준다. 이 단계가 도 3에 도시된 타이밍도에서 "C" 부분이다.Next, when the CPU 10 changes the busy state from the busy state (high) to the ready state (low), the D0 data bit of the central processing unit input / output port for three-wire handshaking and the digital signal processor input / output port for the three-wire handshaking D0 data bits have a state of "0". At this time, the signal 2 and the signal 5 output from the programmable chip 20 are changed from the low state to the high state to inform that the digital chip processor 30 can use the programmable chip 20. This step is the " C " portion in the timing diagram shown in FIG.

디지탈신호처리기(30)는, 상기 3선 핸드세이킹용 디지탈신호처리기 입출력포트의 D2 데이터 비트 상태가 하이임을 읽고, 상기 3선 핸드세이킹용 디지탈신호처리기 입출력포트의 D1 포트에 "1"을 기록하므로서, 디지탈신호처리기(30)가 프로그래머블 칩(20)을 점유하여 데이터의 입력 또는 출력을 할 수 있는 상태임을 알린다. 이때, 프로그래머블 칩(20)으로 입력되는 신호(6)와, 상기 프로그램머블 칩(20)에서 중앙처리장치(10)로 출력하는 신호(3)는 하이상태가 된다. 이 단계가 도 3에 도시된 타이밍도에서 "D" 부분이다.The digital signal processor 30 reads that the D2 data bit state of the three-wire handshaking digital signal processor input / output port is high, and writes "1" to the D1 port of the three-wire handshaking digital signal processor input / output port. In other words, the digital signal processor 30 indicates that the programmable chip 20 occupies a state capable of inputting or outputting data. At this time, the signal 6 input to the programmable chip 20 and the signal 3 output from the programmable chip 20 to the CPU 10 are in a high state. This step is the " D " portion in the timing diagram shown in FIG.

상기와 같은 과정이 반복되면서, 상기 중앙처리장치(10)와 디지탈신호처리기(30)의 신호 송수신이 이루어진다. 상기 중앙처리장치(10) 또는 디지탈신호처리기(30)가 프로그래머블 칩(20)을 점유하는 시간은 중앙처리장치와 디지탈신호처리기의 프로그램에 따라서 달라진다.As the above process is repeated, signal transmission and reception are performed between the CPU 10 and the digital signal processor 30. The time that the CPU 10 or the digital signal processor 30 occupies the programmable chip 20 depends on the programs of the CPU and the digital signal processor.

이상 설명한 바와 같이, 본 발명에 따른 3선 핸드세이킹 인터페이스는, 서로 다른 동작 사이클을 갖는 프로세서 간의 직접적인 데이터 전송이 어렵기 때문에, 프로그래머블 칩(FPGA)을 이용하고 있다. 상기 프로그래머블 칩은, 중앙처리장치와 디지탈신호처리기의 동작 사이클을 인식하여, 데이터를 입력 또는 출력할 수 있는 로직을 설계하고 있다. 따라서 상기 프로그래머블 칩을 이용하면, 서로 다른 동작 사이클을 갖는 지능형 프로세서 간의 데이터 전송에 안정성을 갖을 수 있는 잇점이 있다.As described above, the three-wire handshaking interface according to the present invention uses a programmable chip (FPGA) because direct data transfer between processors having different operation cycles is difficult. The programmable chip recognizes operation cycles of the central processing unit and the digital signal processor, and designs logic for inputting or outputting data. Therefore, the use of the programmable chip has the advantage of having stability in data transmission between intelligent processors having different operation cycles.

Claims (1)

서로 다른 동작 사이클을 갖는 프로세서 간의 직접적인 데이터 전송을 위하여, 동작 사이클을 조절하는 인터페이스에 있어서,In the interface for adjusting the operation cycle for direct data transfer between processors having different operation cycles, 제 1 프로세서의 동작상태에 따른 정보가 기록되는 제 1 데이터 비트와;A first data bit in which information according to an operating state of the first processor is recorded; 제 2 프로세서의 동작상태에 따른 정보가 기록되는 제 2 데이터 비트와;A second data bit in which information according to an operating state of the second processor is recorded; 상기 제 1 프로세서가 비지상태에서 레디상태로 바뀌는 것을 인지하고, 제 2 프로세서의 데이터 송수신 가능상태를 설정하며, 제 2 프로세서가 비지상태에서 레디상태로 바뀌는 것을 인지하고, 제 1 프로세서의 데이터 송수신 가능상태를 설정하는 제 3 데이터 비트를 포함하여 구성되는 3선 핸드세이킹 인터페이스.Recognizes that the first processor is changed from the busy state to the ready state, sets the data transmission and reception state of the second processor, recognizes that the second processor is changed from the busy state to the ready state, and can transmit and receive data of the first processor 3-wire handshaking interface configured to include a third data bit to set a state.
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