KR20010061472A - Repair circuit for flash memory - Google Patents

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Abstract

PURPOSE: A repair circuit of a flash memory is provided to simplify an overlapped circuit, and to decrease the area of the repair circuit by comparing an address and output data of a CAM part. CONSTITUTION: The repair circuit of a flash memory includes a CAM part(20), a CAM cell multiplexer(30), and a data comparing part(40). The CAM part(20) includes numerous CAMs(CAM0 to CAMn), and each CAM includes a CAM cell storing address and I/O information at which a failure is generated, and a latch part sensing data stored at the CAM cell and latching the data. The CAM cell multiplexer(30) selects the CAM for being sensed according to a signal(SEC), and transmits CAM data to the data comparing part(40). The data comparing part(40) compares the CAM data and an address(ADDR). At this time, when the CAM data coincides in an address(ADDR), the data comparing part(40) outputs a READ of a high level. When the CAM data coincides in an address(ADDR), the data comparing part(40) outputs a READ of a low level.

Description

플래시 메모리의 리페어 회로{Repair circuit for flash memory}Repair circuit for flash memory

본 발명은 플래시 메모리의 리페어 회로에 관한 것이며, 상세하게는 중복되는 회로를 삭제시켜 효율적인 구조를 가질 수 있도록 하는 플래시 메모리의 리페어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a repair circuit of a flash memory, and more particularly, to a repair circuit of a flash memory that can have an efficient structure by eliminating redundant circuits.

종래의 플래시 메모리의 리페어 구조는, 하나의 잉여 컬럼에 대하여 그 정보를 저장하는 레지스터 그룹을 가지는데, 잉여컬럼수가 증가하게 되면 레지스터 그룹 역시 증가하였다.The repair structure of a conventional flash memory has a register group that stores information for one surplus column. As the number of surplus columns increases, the register group also increases.

전술한 리페어 회로에서 하나의 레지스터 그룹(10)은, 잉여 컬럼이 사용되었는지를 나타내는 플래그(FLAG)와, 오류가 발생된 컬럼의 어드레스와 I/O정보를 저장하는 캠부(A)로 구성된다. 이때 오류가 발생된 컬럼의 어드레스와 I/O정보를 저장하는 캠부(A)는, 데이터를 저장하는 캠셀과 캠셀에 저장되어 있는 데이터를 센싱하여 래치하는 래치회로로 구성된다. 그리고 레지스터그룹(10)에는 캠부(A)에 저장되어 있는 데이터와 입력되는 어드레스를 비교하고 그 결과를 출력하는 비교부(B)가 캠부의 수만큼 구비된다.In the above repair circuit, one register group 10 is composed of a flag FLAG indicating whether an excess column is used, and a cam unit A which stores an address and I / O information of a column in which an error has occurred. At this time, the cam unit A, which stores the address and I / O information of the column in which an error occurs, is composed of a cam cell for storing data and a latch circuit for sensing and latching data stored in the cam cell. In the register group 10, the number of the cam units is provided with a comparison unit B for comparing the data stored in the cam unit A with the input address and outputting the result.

종래의 플래시 메모리는 전술한 구성을 가지는 레지스터그룹을 잉여컬럼의 수만큼 구비하게 된다.The conventional flash memory includes a register group having the above-described configuration by the number of surplus columns.

도 2를 참조하여 하나의 레지스터그룹(10)에 대한 동작을 살펴보면 다음과 같다.The operation of one register group 10 will be described with reference to FIG. 2.

각 캠부(A)는 각각의 비교부(B)와 접속되는데, 비교부(B)는 캠부에서 출력되는 캠데이터를 어드레스 ADDR과 비교한다. 그리고 캠데이터가 어드레스 ADDR과 일치하면 신호 REDA를 하이신호로 출력하고, 캠데이터가 어드레스 ADDR과 일치하지 않으면 신호 REDA를 로우신호로 출력한다.Each cam section A is connected to a respective comparison section B. The comparison section B compares the cam data output from the cam section with the address ADDR. If the cam data matches the address ADDR, the signal REDA is output as a high signal. If the cam data does not match the address ADDR, the signal REDA is output as a low signal.

그런데 플래시 메모리의 집적도가 높아질수록 전체 면적에서 전술한 종래의리페어 회로가 차지하는 비율이 증가하게 된다. 예를 들어 8M 플래시 메모리에 쓰였던 리페어 회로를 32M 플래시 메모리에 적용시킨다면 회로는 4배 증가하게 되는데, 회로가 증가하는 만큼 칩에서 그 회로가 차지하는 면적이 늘어나게 된다. 즉, 플래시 메모리의 집적도가 높아질수록 섹터의 수가 많아지게 되고, 그에따라서 필요한 잉여컬럼의 수가 늘어나게 되고 전체 플래시 메모리 회로에서 차지하는 면적이 늘어나게 되어 비효율적인 구조가 된다.However, as the integration degree of the flash memory increases, the ratio of the above-mentioned conventional repair circuit in the total area increases. For example, if a repair circuit used for 8M flash memory is applied to a 32M flash memory, the circuit will increase by four times, and as the circuit increases, the area of the circuit occupies the chip. In other words, as the degree of integration of the flash memory increases, the number of sectors increases, thereby increasing the number of surplus columns required and increasing the area occupied in the entire flash memory circuit, resulting in an inefficient structure.

따라서 본 발명은 중복되는 회로를 삭제시켜 플래시 메모리의 집적도가 상승하더라도 효율적인 구조를 가질 수 있도록 하는 플래시 메모리의 리페어 회로를 제공하는데 목적이 있다.Accordingly, an object of the present invention is to provide a repair circuit of a flash memory that can have an efficient structure even if the density of the flash memory is increased by eliminating redundant circuits.

상기 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리의 리페어 회로는, 플래시 메모리의 메모리 어레이에서 오류가 발생된 컬럼의 정보를 저장하는 다수의 캠부와, 캠부에서 출력되는 데이터와 어드레스를 비교하는 데이터비교부와, 다수의 캠부중에서 한 캠부를 선택하며 그 선택된 캠부의 출력 데이터를 데이터비교부로 전달하는 캠셀다중기를 구비하는 것을 특징으로 하는 구성이다. 그리고 캠부는, 오류가 발생된 컬럼의 정보를 저장하는 캠셀과, 캠셀에 저장되는 데이터를 센싱하는 센스앰프와, 센스앰프를 통하여 센싱된 데이터를 래치하는 래치부를 포함하며,캠셀다중기는 다수의 캠부중에서 센싱하고자 하는 캠부를 선택하여 그 선택된 캠부에서 출력되는 데이터를 데이터비교부로 전달하며, 데이터비교부는 어드레스와캠다중기를 통하여 전달되는 캠부의 출력 데이터를 비교하여 일치하면 하이신호로 출력하고 일치하지 않으면 로우신호로 출력하는 것을 특징으로 하는 구성이다.In order to achieve the above object, a repair circuit of a flash memory according to the present invention includes a plurality of cam units for storing information of a column having an error in a memory array of a flash memory, and a data comparison comparing an address and data output from the cam unit. And a cam cell multiplexer which selects one cam from a plurality of cams and transfers the output data of the selected cam to a data comparator. The cam unit includes a cam cell storing information on a column in which an error occurs, a sense amplifier sensing data stored in the cam cell, and a latch unit latching data sensed through the sense amplifier. The cam part to be sensed is selected from the selected cam part, and the data output from the selected cam part is transferred to the data comparator. The data comparator compares the output data of the cam part transmitted through the address and the cam multiplier and outputs a high signal if the data is matched. The configuration is characterized by outputting as a low signal.

도 1은 종래의 리페어 회로의 레지스터 그룹 구성도.1 is a diagram illustrating a register group of a conventional repair circuit.

도 2는 도 1의 상세 블록도.2 is a detailed block diagram of FIG.

도 3은 본 발명에 따른 플래시 메모리 리페어 회로의 블록도.3 is a block diagram of a flash memory repair circuit in accordance with the present invention.

도 4는 본 발명에 따른 플래시 메모리 리페어 회로의 상세 회로도.4 is a detailed circuit diagram of a flash memory repair circuit according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20:캠부20: cam part

30:캠셀다중기30: Campus multiplex

40:데이터비교부40: Data comparison department

이하에서는 첨부된 도면을 참조하여 본 발명을 상세하게 설명하겠다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 3을 참조하여 본 발명에 따른 플래시 메모리의 리페어 회로를 살펴보면 다음과 같다.The repair circuit of the flash memory according to the present invention will be described with reference to FIG. 3.

본 발명에 따른 플래시 메모리의 리페어 회로는 크게 나누어, 캠부(20)와 캠셀다중기(30)와 데이터비교부(40)로 이루어진다.The repair circuit of the flash memory according to the present invention is roughly divided into a cam part 20, a cam cell multiplexer 30, and a data comparator 40.

전술한 캠부(20)는 CAM0 ~ CAMn으로 이루어지는데, 각 캠부(20)는 오류가 발생된 컬럼의 어드레스와 I/O정보를 저장하는 캠셀과, 캠셀에 저장된 데이터를 센싱하여 래치하는 래치부로 구성된다. 그리고 캠셀다중기(30)는 신호 SEC에 의해 센싱하고자 하는 캠부를 선택하여 그 선택된 캠부에서 출력되는 캠데이터를 후술하는 데이터비교부(40)로 전달하는 역할을 한다. 또한 데이터비교부(40)는 캠셀다중기(30)를 통하여 전달되는 캠부의 캠데이터와 어드레스 ADDR을 비교한다. 데이터비교부(40)는, 캠부의 캠데이터와 어드레스 ADDR을 비교하여 일치하면 REDA를 하이신호로 출력하고, 캠부의 캠데이터와 어드레스 ADDR이 일치하지 않으면 REDA를 로우신호로 출력한다.The cam unit 20 is composed of CAM0 to CAMn. Each cam unit 20 includes a cam cell storing an address and I / O information of a column in which an error occurs, and a latch unit sensing and latching data stored in the cam cell. do. In addition, the cam cell multiplexer 30 selects a cam unit to be sensed by the signal SEC and delivers cam data output from the selected cam unit to the data comparator 40 to be described later. In addition, the data comparison unit 40 compares the cam data transmitted through the cam cell multiplexer 30 with the address ADDR. The data comparing unit 40 compares the cam data of the cam unit with the address ADDR and outputs REDA as a high signal, and outputs the REDA as a low signal if the cam data and the address ADDR do not match.

이하에서는 도 4를 참조하여 캠부(예를 들어 CAM0)와 캠셀다중기(30)와 데이터비교부(40)의 상세한 회로와 상호 접속관계를 설명하겠다.Hereinafter, a detailed circuit and interconnection relationship of the cam unit (for example, CAM0), the cam cell multiplexer 30, and the data comparator 40 will be described with reference to FIG.

먼저, 캠부(CAM0)(21)는 오류가 발생된 컬럼의 어드레스와 I/O정보를 저장하는 캠셀과, 캠셀에 저장된 데이터를 센싱하여 래치하는 래치부(래치회로)로 구성된다.First, the cam part CAM0 21 is comprised of the cam cell which stores the address and I / O information of the column in which the error occurred, and the latch part (latch circuit) which senses and latches the data stored in the cam cell.

이때 캠셀의 독출노드인 제1노드(node1)에는 NMOS트랜지스터(N1)이 접속되는데, NMOS트랜지스터(N1)는 캠셀을 프로그램할 경우에 PGM신호에 의해서 턴-온되고 ADDR을 제1노드(node1)로 출력한다.At this time, the NMOS transistor N1 is connected to the first node node1 which is the read node of the cam cell. The NMOS transistor N1 is turned on by the PGM signal when the cam cell is programmed, and the ADDR is the first node node1. Will output

또한 제1노드(node1)와 제2노드(node2)에는 NMOS트랜지스터(N2)와 NMOS트랜지스터(N3)가 접속된다. 이때 NMOS트랜지스터(N2)의 게이트에는 신호 VREF가 입력되고, NMOS트랜지스터(N3)의 게이트에는 신호 RSTB가 입력된다. 그리고 제2노드(node2)와 전원전압(Vcc)사이에는 PMOS트랜지스터(P1)이 접속되는데, PMOS트랜지스터(P1)의 게이트에는 NMOS트랜지스터(N3)의 게이트로 입력되는 신호 RSTB가 공통적으로 입력된다.In addition, an NMOS transistor N2 and an NMOS transistor N3 are connected to the first node node1 and the second node node2. At this time, the signal VREF is input to the gate of the NMOS transistor N2, and the signal RSTB is input to the gate of the NMOS transistor N3. The PMOS transistor P1 is connected between the second node node2 and the power supply voltage Vcc. The signal RSTB input to the gate of the NMOS transistor N3 is commonly input to the gate of the PMOS transistor P1.

그리고 제2노드(node2)와 제3노드(node3)사이에는 캠셀의 데이터를 래치하는 래치가 접속되는데, 래치는 인버터(I1)와 인버터(I2)가 상호 반대방향으로 접속되어 있다. 또한 캠부(21)의 출력을 리세트 할 수 있도록 제3노드(node3)와 그라운드 사이에는 NMOS트랜지스터(N4)가 접속되고, NMOS트랜지스터(N4)의 게이트에는 신호 RST가 입력된다.A latch for latching the data of the cam cell is connected between the second node node2 and the third node node3, and the inverter I1 and the inverter I2 are connected in opposite directions. In addition, the NMOS transistor N4 is connected between the third node node3 and the ground so that the output of the cam portion 21 can be reset, and the signal RST is input to the gate of the NMOS transistor N4.

캠셀다중기는 다음과 같다.The CamCell multiplexer is as follows.

캠셀다중기(30)는 신호 SEC에 의해서 다수의 캠부(21)에서 하나의 캠부(21)를 선택하여 후술하는 데이터비교부(40)로 접속시키고 캠부(21)에서 출력되는 캠데이터를 전달하는 역할을 한다.The cam cell multiplexer 30 selects one cam part 21 from a plurality of cam parts 21 by a signal SEC, connects it to a data comparator 40 to be described later, and transfers cam data output from the cam part 21. Play a role.

캠셀다중기(30)는 병렬형태로 접속되는 NMOS트랜지스터(N4)와 PMOS트랜지스터(P2)를 구비하는데, PMOS트랜지스터(P2)의 게이트에는 신호 SEC가 입력되고, NMOS트랜지스터(N5)의 게이트에는 신호 SEC가 인버터(I3)를 통하여 입력된다.The cam cell multiplexer 30 has an NMOS transistor N4 and a PMOS transistor P2 connected in parallel. The signal SEC is input to the gate of the PMOS transistor P2, and the signal is input to the gate of the NMOS transistor N5. SEC is input via inverter I3.

데이터비교부(40)는, 캠셀다중기(30)를 통하여 전달되는 캠부(21)의 데이터를 어드레스 ADDR과 비교하여 일치하면 하이신호를 출력하고, 캠부(21)의 출력 데이터와 어드레스 ADDR이 일치하지 않으면 로우신호를 출력한다.The data comparing unit 40 compares the data of the cam unit 21 transmitted through the cam cell multiplexer 30 with the address ADDR, and outputs a high signal when the data is matched, and the output data of the cam unit 21 matches the address ADDR. Otherwise it outputs a low signal.

데이터비교부(40)의 입력단과 제4노드(node4)사이에는 인버터(I4)가 접속되며, 제4노드(node4)와 제5노드(node5)사이에는 인터버(I5)가 접속된다.An inverter I4 is connected between the input terminal of the data comparator 40 and the fourth node node4, and an interlock I5 is connected between the fourth node node4 and the fifth node node5.

한편, NMOS트랜지스터(N6)의 소스는 PMOS트랜지스터(P3)의 드레인이 접속되고, NMOS트랜지스터(N6)의 드레인은 PMOS트랜지스터(P3)의 소스와 접속된다. 그리고 NMOS트랜지스터(N7)의 소스는 PMOS트랜지스터(P4)의 소스와 접속되고, NMOS트랜지스터(N7)의 드레인은 PMOS트랜지스터(P4)의 드레인과 접속된다.On the other hand, the source of the NMOS transistor N6 is connected to the drain of the PMOS transistor P3, and the drain of the NMOS transistor N6 is connected to the source of the PMOS transistor P3. The source of the NMOS transistor N7 is connected to the source of the PMOS transistor P4, and the drain of the NMOS transistor N7 is connected to the drain of the PMOS transistor P4.

이때 NMOS트랜지스터(N6)와 PMOS트랜지스터(P4)의 게이트는 제4노드(node4)와 접속되고, NMOS트랜지스터(N7)와 PMOS트랜지스터(P3)의 게이트는 제5노드(node5)와 접속된다.At this time, the gates of the NMOS transistor N6 and the PMOS transistor P4 are connected to the fourth node node4, and the gates of the NMOS transistor N7 and the PMOS transistor P3 are connected to the fifth node node5.

그리고, 인버터(I6)와 인버터(I7)는 직렬로 접속되는데, 인버터(I6)에는 어드레스 ADDR이 입력된다. 또한 인버터(I6)의 출력단은 NMOS트랜지스터(N7)와 PMOS트랜지스터(P4)의 드레인 접속점으로 접속되며, 인버터(I7)의 출력단은 전술한NMOS트랜지스터(N6)의 소스와 PMOS트랜지스터(P3)의 드레인의 접속점으로 접속된다.Inverter I6 and inverter I7 are connected in series, but address ADDR is input to inverter I6. In addition, the output terminal of the inverter I6 is connected to the drain connection point of the NMOS transistor N7 and the PMOS transistor P4, and the output terminal of the inverter I7 is the drain of the NMOS transistor N6 and the PMOS transistor P3 described above. It is connected to the connection point of.

또한 NMOS트랜지스터(N7)와 PMOS트랜지스터(P4)의 소스 접속점과 NMOS트랜지스터(N6)의 드레인과 PMOS트랜지스터(P3)의 소스의 접속점은 상호 연결되어 출력신호 REDA가 된다.In addition, the source connection point of the NMOS transistor N7 and the PMOS transistor P4, the drain point of the NMOS transistor N6, and the connection point of the source of the PMOS transistor P3 are connected to each other to become an output signal REDA.

본 발명에 따른 플래시 메모리의 리페어 회로에 의하면, 캠셀다중기에 의해 다수의 캠부중에서 센싱하고자 하는 캠부를 선택하여 그 선택된 캠부에서 출력되는 데이터를 데이터비교부로 전달하며, 데이터비교부는 어드레스와 캠다중기를 통하여 전달되는 캠부의 출력 데이터를 비교하여 일치하면 하이신호로 출력하고 일치하지 않으면 로우신호로 출력함으로써, 중복되는 회로를 줄일 수 있으며, 그로 인하여 플래시 메모리 전체 면적에서 리페어 회로가 차지하는 면적을 감소시켜 면적이용 효율을 향상시킬 수 있다.According to the repair circuit of a flash memory according to the present invention, a cam cell multiplexer selects a cam unit to be sensed from among a plurality of cam units and transfers data output from the selected cam unit to a data comparing unit, and the data comparing unit uses an address and a cam multiplexer. By comparing the output data of the transmitted cam part and outputting it as a high signal and outputting it as a low signal, the overlapped circuit can be reduced, thereby reducing the area occupied by the repair circuit in the entire flash memory area. The efficiency can be improved.

Claims (4)

플래시 메모리의 메모리 어레이에서 오류가 발생된 컬럼의 정보를 저장하는 다수의 캠부,A plurality of cam units for storing information of a column having an error in a memory array of a flash memory, 상기 캠부에서 출력되는 데이터와 어드레스를 비교하는 데이터비교부,A data comparison unit for comparing an address output from the cam unit with an address; 상기 다수의 캠부중에서 한 캠부를 선택하며 그 선택된 캠부의 출력 데이터를 상기 데이터비교부로 전달하는 캠셀다중기를 포함하여 이루어진 것을 특징으로 하는 플래시 메모리의 리페어 회로.And a cam cell multiplier for selecting one cam unit from the plurality of cam units and transferring output data of the selected cam unit to the data comparing unit. 제 1항에 있어서,The method of claim 1, 상기 캠부는, 오류가 발생된 컬럼의 정보를 저장하는 캠셀과, 상기 캠셀에 저장되는 데이터를 센싱하는 센스앰프와, 상기 센스앰프를 통하여 센싱된 데이터를 래치하는 래치부를 포함하는 것을 특징으로 하는 플래시 메모리의 리페어 회로.The cam unit may include a cam cell storing information on a column in which an error occurs, a sense amplifier sensing data stored in the cam cell, and a latch unit latching data sensed through the sense amplifier. Repair circuit in memory. 제 1항에 있어서,The method of claim 1, 상기 캠셀다중기는, 상기 다수의 캠부중에서 센싱하고자 하는 캠부를 선택하여 그 선택된 캠부에서 출력되는 데이터를 상기 데이터비교부로 전달하는 것을 특징으로 하는 플래시 메모리의 리페어 회로.And the cam cell multiplier selects a cam unit to be sensed from among the plurality of cam units and transfers data output from the selected cam unit to the data comparator. 제 1항에 있어서,The method of claim 1, 상기 데이터비교부는, 어드레스와 상기 캠다중기를 통하여 전달되는 캠부의 출력 데이터를 비교하여 일치하면 하이신호로 출력하고 일치하지 않으면 로우신호로 출력하는 것을 특징으로 하는 플래시 메모리의 리페어 회로.And the data comparator compares an address with output data of a cam portion transmitted through the cam multiplier and outputs a high signal if they match, and outputs a low signal if they do not match.
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