KR20010061283A - A method for fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 패키징(packaging) 공정 시의 와이어 본딩 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a wire bonding method during a packaging process.
일반적으로, 반도체 패키지는 실리콘 웨이퍼에 가공된 칩을 외부환경으로부터 안전하게 보호해주는 기능과 함께 다른 회로부품이나 인쇄회로기판(PCB)과의 원활한 기능적 연결을 제공하는 역할도 수행한다. 현재, 주로 적용되는 반도체 패키지 공정은 완성된 칩을 절단한 후 리드프레임에 접착시키고 다이의 회로단자와 리드(lead) 사이를 골드 와이어를 이용해 전기적으로 연결한다. 그리고, 와이어 본딩된 다이와 회로를 외부환경으로부터 보호하기 위해 에폭시몰딩콤파운드(EMC)로 몰딩하고, 마지막으로 PCB에 실장시 납땜이 용이하도록 리드를 주석 또는 납으로 표면처리하는 과정을 거쳐 완성된다.In general, the semiconductor package also serves to provide a secure functional connection with other circuit components or a printed circuit board (PCB), along with a function of protecting a chip processed on a silicon wafer from an external environment. Currently, the semiconductor package process, which is mainly applied, cuts a finished chip, adheres to a lead frame, and electrically connects a circuit terminal of a die and a lead using gold wire. In order to protect the wire-bonded die and the circuit from the external environment, the molding is completed by epoxy molding compound (EMC), and finally, the lead is surface-treated with tin or lead to facilitate soldering when mounted on the PCB.
와이어 본딩(wire bonding)은 웨이퍼 레벨에서 대량 생산된 반도체를 회로동작이 가능한 최소 개별단위인 다이(die)로 각각 분리하는 다이싱(dicing) 공정을 거친 후, I/O 패드(pad)에 전기적 신호 및 전압을 가하기 위해 골드 와이어(gold wire)를 I/O 패드에 결합하는 것을 말한다.Wire bonding is a dicing process that separates the mass-produced semiconductor at the wafer level into die, the smallest individual unit capable of circuit operation, and then electrically connects to the I / O pads. To couple a gold wire to an I / O pad to apply a signal and voltage.
도 1a 내지 도 1c는 종래기술에 따른 와이어 본딩 방법을 도시한 도면이다.1A to 1C illustrate a wire bonding method according to the related art.
이를 참조하여 종래기술을 살펴보면 먼저, 도 1a에 도시된 바와 같이 소정의 하부공정을 마친 하부층(10) 상에 제1금속배선(11)을 형성한 후 그 상부에 층간절연막(12)을 형성한다. 계속하여, 층간절연막(12) 상부에 제2금속배선(13)을 형성한 후 완성된 반도체 소자의 보호를 위한 보호막(15)을 형성한다. 이때, 제2금속배선(13) 형성 시 I/O 패드(14)도 형성된다.Referring to the related art, first, as shown in FIG. 1A, a first metal wiring 11 is formed on a lower layer 10 that has completed a predetermined lower process, and then an interlayer insulating film 12 is formed thereon. . Subsequently, after the second metal wiring 13 is formed on the interlayer insulating film 12, the protective film 15 for protecting the completed semiconductor device is formed. At this time, the I / O pad 14 is also formed when the second metal wiring 13 is formed.
제1금속배선(11), 제2금속배선(13) 및 I/O 패드(14)는 알루미늄(Al)을 사용하여 형성하고, 보호막(15)은 통상적인 질화막/산화막의 적층구조로 형성한다.The first metal wiring 11, the second metal wiring 13, and the I / O pad 14 are formed using aluminum (Al), and the protective film 15 is formed in a conventional laminated structure of a nitride film / oxide film. .
다음으로, 도 1b에 도시된 바와 같이 I/O 패드(14)에 전기적 신호 및 전압을 인가하기 위한 리드 프레임과의 연결을 위해 전체 구조 상부에 감광막 패턴(16)을 형성하고, 이를 식각 마스크로 한 보호막(15) 선택식각을 실시하여 I/O 패드(14)를노출시킨다.Next, as shown in FIG. 1B, a photoresist pattern 16 is formed on the entire structure to be connected to a lead frame for applying electrical signals and voltages to the I / O pads 14, and as an etch mask. A protective film 15 is selectively etched to expose the I / O pad 14.
다음으로, 도 1c는 상기 도 1b에서의 도면부호 'A'로 나타내어진 부분의 확대도로써, I/O 패드(14)가 노출된 콘택홀을 형성한 후 감광막 패턴(16)을 제거하고, I/O 패드(14) 상부에 리드 프레임과의 연결 및 외부의 전기적 신호 및 전압을 인가받기 위한 골드볼(gold ball)(17)을 형성한 모습을 나타내고 있다.Next, FIG. 1C is an enlarged view of a portion indicated by reference numeral 'A' in FIG. 1B, and after forming the contact hole to which the I / O pad 14 is exposed, removing the photoresist pattern 16. A gold ball 17 is formed on the I / O pad 14 to connect the lead frame and to receive external electrical signals and voltages.
도 1d는 골드볼(17)이 형성된 I/O 패드(14)에 골드와이어(gold wire)(18)가 연결되어 리드프레임(19)과 전기적으로 접속된 상태를 나타낸 평면도이다.FIG. 1D is a plan view illustrating a state in which a gold wire 18 is connected to an I / O pad 14 having a gold ball 17 and electrically connected to the lead frame 19.
그러나, 상기와 같이 이루어지는 종래의 와이어 본딩 방법은 알루미늄으로 형성된 I/O 패드(14) 상부 계면에 골드볼(17)이 단순 접착됨에 따라 접착력이 떨어져 골드볼(17)의 뜯김현상이 발생하는 문제점이 발생하고 있다.However, in the conventional wire bonding method as described above, the gold ball 17 is simply bonded to the upper interface of the I / O pad 14 formed of aluminum, so that the adhesion is degraded and the tearing of the gold ball 17 occurs. This is happening.
본 발명은 반도체 패키징 공정 중 와이어 본딩 시 발생하는 골드볼의 뜯김 현상을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device that can prevent the tearing of the gold ball generated during wire bonding during the semiconductor packaging process.
도 1a 내지 도 1c는 종래기술에 따른 와이어 본딩 방법을 도시한 도면.1A to 1C illustrate a wire bonding method according to the prior art.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 와이어 본딩 방법을 도시한 도면.2A to 2C illustrate a wire bonding method according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 간단한 설명* Brief description of symbols for the main parts of the drawings
24 : I/O 패드 27 : 골드볼24: I / O Pad 27: Gold Ball
상기 목적을 달성하기 위한 본 발명은, 금속배선 및 I/O 패드가 형성된 기판상에 보호막을 형성하는 제1 단계; 상기 보호막을 선택식각하여 상기 I/O 패드를 노출시키는 제2 단계; 상기 제2 단계 수행 후, 노출된 상기 I/O 패드를 일정 두께만큼 식각하는 제3 단계; 상기 I/O 패드 상에 골드볼을 형성하는 제4 단계를 포함하여 이루어진다.The present invention for achieving the above object, the first step of forming a protective film on a substrate on which metal wiring and I / O pad is formed; Selectively etching the passivation layer to expose the I / O pad; A third step of etching the exposed I / O pad by a predetermined thickness after performing the second step; And a fourth step of forming a gold ball on the I / O pad.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 와이어 본딩 방법을 도시한 도면이다.2A to 2C are diagrams illustrating a wire bonding method according to an embodiment of the present invention.
본 실시예는 먼저, 도 2a에 도시된 바와 같이 소정의 하부공정을 마친 하부층(20) 상에 제1금속배선(21)을 형성한 후 그 상부에 층간절연막(22)을 형성한다. 계속하여, 층간절연막(22) 상부에 제2금속배선(23)을 형성한 후 완성된 반도체 소자의 보호를 위한 보호막(25)을 형성한다. 이때, 제2금속배선(23) 형성 시 외부의 전기적 신호 및 전압을 인가받을 수 있는 I/O 패드(24)도 형성한다.In the present embodiment, first, as shown in FIG. 2A, a first metal wiring 21 is formed on a lower layer 20 that has completed a predetermined lower process, and then an interlayer insulating film 22 is formed thereon. Subsequently, after forming the second metal wiring 23 on the interlayer insulating film 22, a protective film 25 for protecting the completed semiconductor device is formed. In this case, when forming the second metal wiring 23, an I / O pad 24 may be formed to receive external electrical signals and voltages.
한편, 제1금속배선(21), 제2금속배선(23) 및 I/O 패드(24)는 알루미늄(Al)을 사용하여 형성하고, 보호막(25)은 통상적인 질화막/산화막의 적층구조로 형성한다.On the other hand, the first metal wiring 21, the second metal wiring 23 and the I / O pad 24 are formed using aluminum (Al), and the protective film 25 has a laminated structure of a conventional nitride film / oxide film. Form.
다음으로, 도 2b에 도시된 바와 같이 I/O 패드(24)에 전기적 신호 및 전압을 인가하기 위한 리드 프레임과의 연결을 위해 전체 구조 상부에 감광막 패턴(26)을 형성하고, 이를 식각 마스크로 한 보호막(25) 선택식각을 통해 I/O 패드(24)를 노출시키는 콘택홀을 형성한다. 이때, 식각공정은 2회로 진행되는데 일차로 보호막(25)을 식각한 후 노출된 I/O 패드(24)의 일부 두께를 이차로 식각하여 홈을 형성한다.Next, as shown in FIG. 2B, a photoresist pattern 26 is formed on the entire structure to be connected to a lead frame for applying electrical signals and voltages to the I / O pads 24, and as an etch mask. Selective etching of one of the protective layers 25 forms a contact hole for exposing the I / O pad 24. In this case, the etching process is performed two times. First, after etching the passivation layer 25, a portion of the exposed I / O pad 24 is secondly etched to form grooves.
다음으로, 도 2c는 상기 도 2b에서의 도면부호 'B'부분을 확대한 도면으로써, 도시된 바와 같이 감광막 패턴(26)을 제거하고, 일부 두께가 식각된 I/O 패드(24)의 홈 부분에 골드볼(27)이 형성된 상태를 나타내고 있다.Next, FIG. 2C is an enlarged view of a portion 'B' in FIG. 2B, and as illustrated, the photoresist pattern 26 is removed and a portion of the groove of the I / O pad 24 is etched. The state in which the gold ball 27 was formed in the part is shown.
이를 구체적으로 살펴보면, 상기 종래기술에서와는 달리 I/O 패드(24)를 일부 식각하여 형성된 홈 내부 및 I/O 패드(24) 상부에 골드볼(27)을 형성하므로, I/O 패드(24)와 골드볼(27)과의 접촉면적이 증가됨을 알 수 있다.In detail, the gold ball 27 is formed inside the groove formed by partially etching the I / O pad 24 and the I / O pad 24, unlike the conventional art, and thus, the I / O pad 24. It can be seen that the contact area with the gold ball 27 is increased.
이렇듯, 본 발명은 반도체 소자의 패키징 공정 시 기판 상부의 보호막의 선택식각을 통해 외부의 전기적 신호 및 전압을 인가받기 위한 I/O 패드를 노출시키는 콘택홀을 형성할 때, I/O 패드 상부에 홈이 형성되도록 일부 두께를 추가로 식각하여 리드프레임과 연결되는 골드와이어와의 연결을 위한 골드볼을 형성함에 있어서, I/O 패드와 골드볼이 접촉되는 면적 증가를 통해 I/O 패드와 골드볼간의 계면 접착력을 향상시켜 상기 종래기술의 문제점인 골드볼의 뜯김 현상을 방지할 수 있다.As such, the present invention forms a contact hole for exposing an I / O pad for receiving an external electrical signal and voltage through selective etching of a protective layer on a substrate during a packaging process of a semiconductor device. In addition, some thicknesses are additionally etched to form grooves to form gold balls for connection with the gold wires connected to the leadframe. By improving the interfacial adhesion between the balls can prevent the tearing of the gold ball which is a problem of the prior art.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 반도체 소자의 안정된 와이어 본딩 공정에 따라 패키지 수율이 향상되는 효과를 기대할 수 있다.The present invention can be expected to improve the package yield according to the stable wire bonding process of the semiconductor device.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063776A KR20010061283A (en) | 1999-12-28 | 1999-12-28 | A method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063776A KR20010061283A (en) | 1999-12-28 | 1999-12-28 | A method for fabricating semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010061283A true KR20010061283A (en) | 2001-07-07 |
Family
ID=19631096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063776A KR20010061283A (en) | 1999-12-28 | 1999-12-28 | A method for fabricating semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010061283A (en) |
-
1999
- 1999-12-28 KR KR1019990063776A patent/KR20010061283A/en not_active Application Discontinuation
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