KR20010059022A - 반도체 소자의 파워 라인 구조 - Google Patents

반도체 소자의 파워 라인 구조 Download PDF

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Abstract

본 발명의 반도체 소자의 파워 라인 구조는 동일 전위 전원을 이용한 다이오드 소자를 사용하여 접지전압(VSS) 및 풀다운 접지전압(VSSq)가 이상적인 접지전압(0V)을 벗어나 노이즈를 발생시킬 때, 접지전압(VSS)와 풀다운 접지전압(VSSq)이 반대 위상이 되고 그 전압 차이가 다이오드 전압 순방향 턴온 전압보다 크게되어 순간적으로 접지전압(VSS)에서 풀다운 접지전압(VSSq)로 다이오드가 턴온되어 매우 많은 전자들이 풀다운 접지전압(VSSq) 라인(6)을 통해 벌크로 흘러서 소자의 오동작을 일으키고, 심한 경우 래치-업(latch-up)을 유발하여 메탈 멜팅(metal melting) 현상 즉, 번트 페일(burnt fail)이 발생하는 문제점을 방지할 수 있다.

Description

반도체 소자의 파워 라인 구조{Power line structure of semiconductor device}
본 발명은 반도체 소자의 파워 라인 구조에 관한 것으로, 보다 상세하게는 동일 전위 전원을 이용한 다이오드 소자를 사용하여 래치-업을 방지하여, ESD 및 번트 페일(burnt fail)을 방지할 수 있는 반도체 소자의 파워 라인 구조에 관한 것이다.
도 1 은 일반적인 반도체 소자의 패드 및 파워 라인 구조를 보인 도면으로써, 이에 도시된 바와같이, 외부로부터 전원전압(VEXT)이 인가되는 외부전원전압 패드(1)와, 상기 외부전원전압 패드(1)에 인가된 전원전압(VEXT)을 전송하는 외부전원전압 라인(2)과, 풀업 전원전압(VDDq)이 인가되는 풀업 전원전압 패드(3)와, 상기 풀업 전원전압 패드(3)에 인가된 풀업 전원전압(VDDq)을 전송하는 풀업 전원전압 라인(4)과, 데이터 출력 버퍼의 풀다운 트랜지스터의 소오스로 사용되는 접지전압(VSSq)이 인가되는 풀다운 접지전압 패드(5)와, 상기 풀다운 접지전압 패드(5)에 인가된 풀다운 접지전압(VSSq)을 전송하는 풀다운 접지전압 라인(6)과, 접지에 연결되는 접지전압 패드(7)와, 상기 접지전압 패드(7)에 연결되어 소자들을 접지에 연결하기 위한 접지전압 라인(8)으로 구성된다.
동기식(Synchronous) DRAM은 일반적인 파워 라인인 외부 전원전압 라인(2) 및 접지전압 라인(8) 이외에 데이터 입력/출력 핀에만 전용으로 사용되는 파워 라인이 따로 있다. 이러한 데이터 핀에만 공급하는 전용 파워 핀은 풀업 전원전압(VDDq) 및 풀다운 접지전압(VSSq)을 사용하는데, 상기 풀업 전원전압 라인(4)과 풀다운 접지전압 라인(6)은 반도체 소자내에서도 상기 외부 전원전압 라인(2) 및 접지전압 라인(8)의 메탈 레이어(metal layer)와 완전히 분리되어 있고, 또한 패키지 리드 프레임도 서로 연결 되어 있지 않다. 패키지 모듈 세팅(package module seting)시 외부 전원전압 라인(2)과 풀업 전원전압 라인(4), 접지전압 라인(8)과 풀다운 접지전압 라인(6) 사이에 캐패시터를 연결하여 사용하는 경우도 있다.
이와 같이, 데이터 입력/출력 핀에 일반적인 파워라인인 외부 전원전압 라인(2) 및 접지전압 라인(8)을 분리해서 사용하는 이유는 데이터 출력 버퍼 드라이버의 사이즈가 SDRAM에선 상당히 크기 때문에 데이터가 입출력시 전류를 많이 소모함으로써 노이즈가 심해지기 때문이다. 이러한 노이즈, 특히 데이터 출력 버퍼의 풀다운 트랜지스터에서 노이즈가 심한데, 이 풀다운 트랜지스터의 소오스 노드를 벌크(P-웰)에 공급하는 접지전압(VSS)을 그대로 사용하면 벌크에 노이즈가 그대로 전달되어 모든 엔모스형 트랜지스터 소자의 동작이 불와전해 지게 된다. 왜냐하면, 벌크의 포텐셜(potential)이 바뀌면서 벌크를 소자의 웰로 사용하는 모든 소자의 문턱전압이 바뀌기 때문이다.
따라서, 상기와 같은 현상을 방지하기 위해 풀다운 트랜지스터의 소오스를전용인 풀다운 접지전압(VSSq)를 사용한다.
도 2 는 분리된 파워 라인을 갖는 엔모스형 트랜지스터의 등가회로로써, 소오스에는 풀다운 접지전압(VSSq)이 연결되고, 벌크에는 접지전압(VSS)이 연결되어 있다.
도 3 은 도 2 의 분리된 파원라인을 갖는 엔모스형 트랜지스터의 단면도로써, P-웰에 N+로 도핑된 소오스는 풀다운 접지전압(VSSq)에 연결되고, P+로 도핑되어 연결단자를 만든 P-웰은 접지전압(VSS)에 연결되어 있음을 알 수 있다. 이와 같이 구성하면 소오스의 노이즈를 벌크(VSS)로 전달되는 것을 막을 수 있다.
그러나, 도 4 에 도시된 바와 같이, 접지전압(VSS) 및 풀다운 접지전압(VSSq)가 이상적인 접지전압(0V)을 벗어나 노이즈를 발생시킬 때, 접지전압(VSS)와 풀다운 접지전압(VSSq)이 반대 위상이 되고 그 전압 차이가 다이오드 전압 순방향 턴온 전압보다 크면 순간적으로 접지전압(VSS)에서 풀다운 접지전압(VSSq)로 다이오드가 턴온되어 매우 많은 전자들이 풀다운 접지전압(VSSq) 라인(6)을 통해 벌크로 흘러가서 소자의 오동작을 일으키고, 심한 경우 래치-업(latch-up)을 유발하여 메탈 멜팅(metal melting) 현상이 일어나게 된다. 즉, 번트 페일(burnt fail)이 발생하는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 접지전압과 풀다운 접지전압 사이에 노이즈로 인한 위상차이에 의해 접지전압에서 풀다운 접지전압으로 턴온될 때 접지전압 라인으로 전자를 빼줄 수 있는 경로를 형성할 수 있는 파워라인 구조를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 파워 라인 구조는,
외부로부터 전원전압이 인가되는 외부전원전압 패드와, 상기 외부전원전압 패드에 인가된 전원전압을 전송하는 외부전원전압 라인과, 풀업 전원전압이 인가되는 풀업 전원전압 패드와, 상기 풀업 전원전압 패드에 인가된 풀업 전원전압을 전송하는 풀업 전원전압 라인과, 데이터 출력 버퍼의 풀다운 트랜지스터의 소오스로 사용되는 접지전압이 인가되는 풀다운 접지전압 패드와, 상기 풀다운 접지전압 패드에 인가된 풀다운 접지전압을 전송하는 풀다운 접지전압 라인과, 접지에 연결되는 접지전압 패드와, 상기 접지전압 패드에 연결되어 소자들을 접지에 연결하기 위한 접지전압 라인으로 구성된 반도체 소자의 파워 라인 구조에 있어서,
상기 접지전압 라인과 풀다운 접지전압 라인 사이에 소오스와 벌크가 공통 연결되어 접지전압 라인에 연결되고, 게이트와 드레인이 공통 연결되어 풀다운 접지전압 라인에 연결된 피모스형 트랜지스터를 연결하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 일반적인 반도체 소자의 패드와 파워 라인 구조.
도 2 는 분리된 파워라인을 갖는 트랜지스터의 등가회로.
도 3 은 도 2의 등가회로에서, 분리된 파워라인을 갖는 트랜지스터의 단면도.
도 4 는 도 2의 등가회로에서, 분리된 파워라인을 갖는 트랜지스터가 동작할 때, 각 파워라인의 상태를 나타낸 타이밍도.
도 5 는 본 발명에 따른 동일전위 전원을 이용한 트랜지스터의 등가회로.
도 6 은 도 5의 등가회로를 사용한 반도체 소자의 패드와 파워라인 구조.
<도면의 주요부분에 대한 부호설명>
10 : 외부 전원전압 패드
20 : 외부 전원전압 라인
30 : 풀업 전원전압 패드
40 : 풀업 전원전압 라인
50 : 풀다운 접지전압 패드
60 : 풀다운 접지전압 라인
70 : 접지전압 패드
80 : 접지전압 라인
PM : 피모스형 트랜지스터
도 5 는 본 발명에 사용되는 피모스형 트랜지스터의 등가회로로써, 이에 도시된 바와 같이, 소오스와 벌크가 공통 연결되어 접지전압 라인에 연결되고, 게이트와 드레인이 공통 연결되어 풀다운 접지전압 라인에 연결된 피모스형 트랜지스터(PM)를 나타낸다.
도 6 은 상기 도 5 에 도시된 바와 같은 피모스형 트랜지스터(PM)를 접지전압 라인과 풀다운 접지전압 라인 사이에 연결한 것을 나타내는 파워 라인 구조를 보인 도면이다. 이에 도시된 바와 같이, 외부로부터 전원전압(VEXT)이 인가되는 외부전원전압 패드(10)와, 상기 외부전원전압 패드(10)에 인가된 전원전압(VEXT)을 전송하는 외부전원전압 라인(20)과, 풀업 전원전압(VDDq)이 인가되는 풀업 전원전압 패드(30)와, 상기 풀업 전원전압 패드(30)에 인가된 풀업 전원전압(VDDq)을 전송하는 풀업 전원전압 라인(40)과, 데이터 출력 버퍼의 풀다운 트랜지스터의 소오스로 사용되는 접지전압(VSSq)이 인가되는 풀다운 접지전압 패드(50)와, 상기 풀다운 접지전압 패드(50)에 인가된 풀다운 접지전압(VSSq)을 전송하는 풀다운 접지전압 라인(60)과, 접지에 연결되는 접지전압 패드(70)와, 상기 접지전압 패드(70)에 연결되어 소자들을 접지에 연결하기 위한 접지전압 라인(80)과, 소오스와 벌크가 공통 연결되어 접지전압 라인에 연결되고, 게이트와 드레인이 공통 연결되어 풀다운 접지전압 라인에 연결된 피모스형 트랜지스터(PM)를 포함하여 구성된다.
이와 같이 구성하면, 접지전압 라인(80)과 풀다운 접지전압 라인(60) 사이에 노이즈로 인한 위상차이에 의해 접지전압(VSS)에서 풀다운 접지전압(VSSq)으로 턴온될 때, 반도체 소자에는 영향을 주지 않고 접지전압 파워 라인(VSS)으로 직접 전자를 빼줄 수 있다.
항상 풀다운 접지전압(VSSq)이 이상적인 접지전압(0V)보다 낮아지고, 접지전압(VSS)이 이상적인 접지전압(0V)보다 높아질 때, 이러한 문제점이 발생되므로 풀다운 접지전압 라인(60)에 피모스형 트랜지스터(PM)의 게이트와 드레인을 연결하고, 접지전압 라인(80)에 상기 피모스형 트랜지스터(PM)의 소오스와 벌크(N-웰)를 연결하여 풀다운 접지전압 라인(60)에서 접지전압 라인(80)으로 피모스형 다이오드 트랜지스터(PM)를 형성시켜 상기 문제점을 해결할 수 있다.
이때, 상기 피모스형 다이오드 트랜지스터(PM)는 주울 히팅(joule heating)에 견딜 수 있는 사이즈 및 레이아웃을 사용하여야 한다.
따라서, 풀다운 접지전압(VSSq)이 접지전압(VSS) 보다 높은 레벨일 때에는 피모스 트랜지스터(PM)의 특성상 턴온이 되지 않고, 접지전압(VSS)이 풀다운 접지전압(VSSq)보다 높은 레벨일 때 피모스 트랜지스터(PM)가 턴온되어 접지전압(VSS)과 풀다운 접지전압(VSSq) 사이에 전압차가 발생하는 것을 방지한다. 즉, 풀다운 접지전압(VSSq)을 사용한 트랜지스터의 소오스 전극인 N+영역과 접지전압(VSS)을 연결하기 위한 P-웰(P+ 영역) 사이에는 다이오드 턴온이 되지 않기 때문에 래치-업, ESD 또는 번트 페일(burnt fail) 등을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 접지전압과 풀다운 접지전압 사이에 노이즈로 인한 위상차이에 의해 접지전압에서 풀다운 접지전압으로 턴온될 때 접지전압 라인으로 전자를 빼줄 수 있는 경로를 형성할 수 있기 때문에, 반도체 소자의 오동작을 방지할 수 있고, 반도체 소자가 래치-업되거나, 번트 페일(burnt fail)되는 것을 막고 ESD 현상을 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 외부로부터 전원전압이 인가되는 외부전원전압 패드와, 상기 외부전원전압 패드에 인가된 전원전압을 전송하는 외부전원전압 라인과, 풀업 전원전압이 인가되는 풀업 전원전압 패드와, 상기 풀업 전원전압 패드에 인가된 풀업 전원전압을 전송하는 풀업 전원전압 라인과, 데이터 출력 버퍼의 풀다운 트랜지스터의 소오스로 사용되는 접지전압이 인가되는 풀다운 접지전압 패드와, 상기 풀다운 접지전압 패드에 인가된 풀다운 접지전압을 전송하는 풀다운 접지전압 라인과, 접지에 연결되는 접지전압 패드와, 상기 접지전압 패드에 연결되어 소자들을 접지에 연결하기 위한 접지전압 라인으로 구성된 반도체 소자의 파워 라인 구조에 있어서,
    상기 접지전압 라인과 풀다운 접지전압 라인 사이에 다이오드 소자를 연결하는 것을 특징으로 하는 반도체 소자의 파워 라인 구조.
  2. 상기 제 1 항의 파워 라인 구조에 있어서,
    상기 다이오드 소자는,
    소오스와 벌크가 공통 연결되어 접지전압 라인에 연결되고, 게이트와 드레인이 공통 연결되어 풀다운 접지전압 라인에 연결된 피모스형 트랜지스터를 연결하는 것을 특징으로 하는 반도체 소자의 파워 라인 구조.
  3. 상기 제 1 항의 파워 라인 구조에 있어서,
    상기 다이오드 소자는 주울 히팅에 견딜 수 있는 사이즈 및 레이아웃을 사용하는 것을 특징으로 하는 반도체 소자의 파워 라인 구조.
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