KR20010057680A - a semiconductor wafer having means of protecting damage from plasma charge and a manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 웨이퍼(wafer) 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor wafer and a method of manufacturing the same.
반도체 제조 과정에서는 플라스마(plasma) 현상을 이용한 각종 공정이 사용된다. 예를 들어 플라스마 식각(plasma etching)과 플라스마를 이용한 절연막 또는 금속막의 증착(PECVD : plasma enhance chemical vapor deposition) 등이 그것이다. 그런데 플라스마는 전하를 띤 옅은 기체로서 이를 사용하는 공정에서는 국부적 전하 불균형으로 인해 게이트 절연막의 파괴나 막질저하(degredation)저하를 가져올 우려가 있다.In the semiconductor manufacturing process, various processes using a plasma phenomenon are used. For example, plasma etching and plasma enhanced chemical vapor deposition (PECVD) are used. However, plasma is a light gas with a charge, and in the process of using the same, there is a fear that local charge imbalance may cause destruction of the gate insulating film or degredation.
한편, 반도체 소자를 제조하는 과정에서는 반도체 웨이퍼의 소자가 형성되는 활성(active) 영역이 아닌 더미(dummy) 영역에도 이후 진행되는 공정에서 평탄화를 균일하게 하기 위하여 해자 패턴(moat pattern)을 형성한다. 즉, 기계화학적 연마(CMP : chemical mechanical polishing) 등을 통하여 평탄화 하는 공정에서 해자 패턴이 형성되어 있는 부분과 그렇지 않은 부분 사이에는 연마 속도에 차이가 나기 때문에 웨이퍼 전체에 걸쳐 해자 패턴을 형성해 놓아야 평탄화가 균일하게 이루어질 수 있다. 그런데 더미 영역에 형성되어 있는 해자 패턴은 이후에 진행되는 공정에서 사용되지 않고 방치된다.Meanwhile, in the process of manufacturing a semiconductor device, a moat pattern is formed in the dummy region instead of the active region in which the device is formed to uniformly planarize in a subsequent process. In other words, in the process of flattening through chemical mechanical polishing (CMP), there is a difference in the polishing rate between the part where the moat pattern is formed and the part which is not, so the moat pattern must be formed over the entire wafer. It can be made uniform. However, the moat pattern formed in the dummy region is left unused in a subsequent process.
본 발명이 이루고자 하는 기술적 과제는 사용되지 않는 더미 영역을 이용하여 플라스마 전하로 인한 손상을 방지할 수 있는 수단을 마련하는 것이다.The technical problem to be achieved by the present invention is to provide a means for preventing damage due to plasma charge by using a dummy region which is not used.
도 1a 내지 도 5a는 본 발명의 실시예에 따라 반도체 웨이퍼를 제조하는 과정에 있어서의 더미 해자 패턴 부분의 배치도이고,1A to 5A are layout views of dummy moat pattern portions in a process of manufacturing a semiconductor wafer according to an embodiment of the present invention,
도 1b 내지 도 5b는 각각 도 1a의 Ⅰ-Ⅰ'선, 도 2a의 Ⅱ-Ⅱ'선, 도 3a의 Ⅲ-Ⅲ'선, 도 4a의 Ⅳ-Ⅳ'선 및 도 5a의 Ⅴ-Ⅴ'선에 대한 단면도이다.1B to 5B are lines II ′ of FIG. 1A, II-II ′ of FIG. 2A, III-III ′ of FIG. 3A, IV-IV ′ of FIG. 4A, and V-V ′ of FIG. 5A, respectively. Sectional view of the line.
이러한 과제를 해결하기 위하여 본 발명에서는 더미 영역에 층간을 연결하는 도전 통로를 형성한다.In order to solve this problem, the present invention forms a conductive passage connecting the layers to the dummy region.
구체적으로는, 반도체 기판의 더미 영역에 해자 패턴이 형성되어 있고, 해자 패턴 상부에 다수의 배선 금속 패턴층이 형성되어 있고, 해자 패턴에 의하여 분리되어 있는 반도체 기판의 표면과 배선 금속 패턴층 및 배선 금속 패턴층 사이에 층간 절연막이 형성되어 있다. 층간 절연막에는 접촉구가 형성되어 있고 접촉구에는 플러그가 채워져서 반도체 기판의 표면과 배선 금속 패턴층 사이 및 배선 금속 패턴층간을 연결하고 있다.Specifically, a moat pattern is formed in the dummy region of the semiconductor substrate, a plurality of wiring metal pattern layers are formed on the moat pattern, and the surface of the semiconductor substrate and the wiring metal pattern layer and wiring separated by the moat pattern. An interlayer insulating film is formed between the metal pattern layers. A contact hole is formed in the interlayer insulating film, and a plug is filled in the contact hole to connect the surface of the semiconductor substrate with the wiring metal pattern layer and between the wiring metal pattern layer.
이러한 반도체 웨이퍼는 반도체 기판의 활성 영역과 더미 영역에 해자 패턴을 형성하는 단계, 반도체 기판 위에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막에 각각 활성 영역과 더미 영역을 노출시키는 제1 활성 접촉구와 제1 더미 접촉구를 형성하는 단계, 제1 활성 접촉구와 상기 제1 더미 접촉구를 각각 채우는 제1 활성 플러그와 제1 더미 플러그를 형성하는 단계, 제1 층간 절연막 위에 제1 활성 플러그와 연결되는 제1 배선과 제1 더미 플러그와 연결되는 제1 배선 금속 패턴을 형성하는 단계를 포함하는 과정을 통하여 제조된다.The semiconductor wafer may include forming a moat pattern in an active region and a dummy region of the semiconductor substrate, forming a first interlayer insulating layer on the semiconductor substrate, and first active contacts exposing the active region and the dummy region to the first interlayer insulating layer, respectively. Forming a sphere and a first dummy contact hole, forming a first active plug and a first dummy plug filling the first active contact hole and the first dummy contact hole, respectively, and connecting the first active plug on the first interlayer insulating film And a first wiring metal pattern connected to the first wiring and the first dummy plug.
이 때, 제1 배선 금속 패턴 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막에 각각 제1 배선과 제1 배선 금속 패턴을 노출시키는 제2 활성 접촉구와 제2 더미 접촉구를 형성하는 단계, 제2 활성 접촉구와 제2 더미 접촉구를 각각 채우는 제2 활성 플러그와 제2 더미 플러그를 형성하는 단계, 제2 층간 절연막 위에 제2 활성 플러그와 연결되는 제2 배선과 제2 더미 플러그와 연결되는 제2 배선 금속 패턴을 형성하는 단계를 더 포함할 수 있다.In this case, forming a second interlayer insulating film on the first wiring metal pattern, and forming a second active contact hole and a second dummy contact hole exposing the first wiring and the first wiring metal pattern on the second interlayer insulating film, respectively. Forming a second active plug and a second dummy plug respectively filling the second active contact hole and the second dummy contact hole, and connecting the second wire and the second dummy plug connected to the second active plug on the second interlayer insulating layer. The method may further include forming a second wiring metal pattern.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 반도체 웨이퍼의 구조를 설명한다.Next, a structure of a semiconductor wafer according to an embodiment of the present invention will be described with reference to the drawings.
도 5a는 본 발명의 실시예에 따른 반도체 웨이퍼의 더미 영역의 배치도이고, 도 5b는 도 5a의 Ⅴ-Ⅴ'선에 대한 단면도이다.FIG. 5A is a layout view of a dummy region of a semiconductor wafer according to an embodiment of the present invention, and FIG. 5B is a cross-sectional view taken along line VV ′ of FIG. 5A.
반도체 기판(10)의 더미 영역에도 해자 패턴(11)이 형성되어 있다. 해자 패턴(11)은 소자를 서로 분리하기 위하여 형성하는 분리벽 패턴으로서 이를 형성하는 방법은 여러 가지가 있다. 그 중에서 본 실시예에서는 STI(shallow trench andrefill isolation)법에 의하여 형성한 해자 패턴(11)을 예로 제시한다. STI법은 규소 웨이퍼에 도랑(trench)을 형성하고 도랑을 TEOS(tetra ethyle orther silicate) 등의 절연물로 채워 넣는 방법이다. 기판(10)의 위에는 산화규소(SiOx) 등으로 이루어진 제1 절연막(20)이 형성되어 있고 제1 절연막(20)에는 소자의 구동과 무관한 접촉구가 형성되어 있다. 접촉구에는 제1 플러그(30)가 채워져 있다. 제1 절연막(20) 위에는 제1 배선 금속 패턴(40)이 형성되어 있다. 제1 배선 금속 패턴(40)은 활성 영역에 배선을 형성할 때 함께 형성한 것으로 제1 플러그(30)의 일부만을 덮도록 형성되어 있다. 제1 배선 금속 패턴(40)은 제1 플러그(30)를 통하여 반도체 기판(10)에 연결되어 있다. 제1 배선 금속 패턴(40)의 주변에는 제2 절연막(50)이 채워져서 제1 배선 금속 패턴(40)과 같은 높이로 평탄화되어 있다. 제1 배선 금속 패턴(40) 및 제2 절연막(50)의 위에는 제3 절연막(60)이 형성되어 있고, 제3 절연막(60)에는 제1 절연막(20)에 형성되어 있는 접촉구의 수보다 작은 수의 접촉구가 형성되어 있다. 제3 절연막(60)에 형성되어 있는 접촉구는 제1 배선 금속 패턴(40)을 노출시키고 있으며 이들 접촉구에는 제2 플러그(70)가 채워져 있다. 제3 절연막(60) 위에는 제2 배선 금속 패턴(40)이 형성되어 있다. 제2 배선 금속 패턴(40)은 제2 플러그(70)의 일부를 덮고 있어서 제2 플러그(70)를 통하여 제1 배선 금속 패턴(40)과 연결되어 있다.The moat pattern 11 is also formed in the dummy region of the semiconductor substrate 10. The moat pattern 11 is a partition wall pattern formed to separate the elements from each other, and there are various methods of forming the moat pattern 11. In this embodiment, the moat pattern 11 formed by the shallow trench and refill isolation (STI) method is shown as an example. The STI method forms a trench on a silicon wafer and fills the trench with an insulator such as tetra ethyle orther silicate (TEOS). A first insulating film 20 made of silicon oxide (SiOx) or the like is formed on the substrate 10, and contact holes irrelevant to driving of the device are formed in the first insulating film 20. The first plug 30 is filled in the contact hole. The first wiring metal pattern 40 is formed on the first insulating film 20. The first wiring metal pattern 40 is formed when the wiring is formed in the active region and is formed to cover only a part of the first plug 30. The first wiring metal pattern 40 is connected to the semiconductor substrate 10 through the first plug 30. The second insulating film 50 is filled around the first wiring metal pattern 40 and planarized to the same height as the first wiring metal pattern 40. The third insulating film 60 is formed on the first wiring metal pattern 40 and the second insulating film 50, and the third insulating film 60 is smaller than the number of contact holes formed in the first insulating film 20. A number of contact holes are formed. The contact holes formed in the third insulating film 60 expose the first wiring metal pattern 40, and the contact plugs are filled with the second plug 70. The second wiring metal pattern 40 is formed on the third insulating film 60. The second wiring metal pattern 40 covers a part of the second plug 70 and is connected to the first wiring metal pattern 40 through the second plug 70.
이와 같이 반도체 기판(10)의 더미 영역에도 절연막(20, 50, 60)간을 연결하는 금속 패턴을 형성해 둠으로서 정전기나 플라스마를 사용하는 공정에서 생긴 전하가 흘러갈 수 있는 통로를 제공한다. 이를 통해 정전기 등이 게이트 절연막을통해 흐름으로 인해 발생할 수 있는 손상을 방지한다.In this way, the metal pattern connecting the insulating films 20, 50, and 60 is also formed in the dummy region of the semiconductor substrate 10 to provide a passage through which charges generated in the process of using static electricity or plasma can flow. This prevents damage that may occur due to flow of static electricity through the gate insulating film.
그러면 이러한 구조의 반도체 웨이퍼를 제조하는 방법을 설명한다.Next, a method of manufacturing a semiconductor wafer having such a structure will be described.
도 1a 내지 도 5a는 본 발명의 실시예에 따라 반도체 웨이퍼를 제조하는 과정에 있어서의 더미 해자 패턴 부분의 배치도이고, 도 1b 내지 도 5b는 각각 도 1a의 Ⅰ-Ⅰ'선, 도 2a의 Ⅱ-Ⅱ'선, 도 3a의 Ⅲ-Ⅲ'선, 도 4a의 Ⅳ-Ⅳ'선 및 도 5a의 Ⅴ-Ⅴ'선에 대한 단면도이다.1A to 5A are layout views of dummy moat pattern portions in a process of manufacturing a semiconductor wafer according to an embodiment of the present invention, and FIGS. 1B to 5B are lines II ′ of FIG. 1A and II of FIG. 2A, respectively. A cross-sectional view taken along the line -II ', III-III' of FIG. 3A, IV-IV 'of FIG. 4A, and V-V' of FIG. 5A.
먼저, 도 1a와 도 1b에 나타낸 바와 같이, 반도체 기판(10)에 사진 식각 방법(photolithography)을 사용하여 도랑을 형성하고 TEOS 등을 증착하고 평탄화 하여 해자 패턴(11)을 형성한다. 앞서 설명한 바와 같이 기판(10) 전체의 균일한 평탄화를 위하여 활성 영역은 물론 더미 영역에도 해자 패턴(11)을 형성한다.First, as shown in FIGS. 1A and 1B, a trench is formed on the semiconductor substrate 10 using photolithography, a TEOS, etc. are deposited and planarized to form a moat pattern 11. As described above, the moat pattern 11 is formed not only in the active region but also in the dummy region for uniform planarization of the entire substrate 10.
다음, 도 2a와 도 2b에 나타낸 바와 같이, 기판(10)에 N+형 영역과 P+형 영역을 이온 주입을 통하여 형성하고 게이트와 측벽(side wall)을 형성한 다음, 기판(10) 위에 제1 절연막(20)을 형성하고 사진 식각 방법을 사용하여 접촉구(21)를 형성한다. 활성 영역에 각 소자를 이후에 형성되는 배선과 연결하기 위한 접촉구를 형성할 때 더미 영역에도 해자 패턴(11)에 의하여 둘러싸여 있는 반도체 기판(10) 표면을 노출시키는 접촉구를 형성한다.Next, as shown in FIGS. 2A and 2B, an N + type region and a P + type region are formed in the substrate 10 through ion implantation, a gate and a side wall are formed, and then a first layer is formed on the substrate 10. The insulating film 20 is formed and the contact hole 21 is formed using a photolithography method. When forming a contact hole for connecting each element to a later formed wiring in the active region, a contact hole for exposing the surface of the semiconductor substrate 10 surrounded by the moat pattern 11 is also formed in the dummy region.
다음, 도 3a와 도 3b에 나타낸 바와 같이, 접촉구(21)를 플러그(30)로 채운다. 텅스텐(W) 등을 증착하여 채운 후 전면 식각을 통하여 접촉구(21) 내부에만 플러그(30)가 남도록 한다. 이어서 배선 금속을 증착하고 사진 식각하여 활성 영역의 배선을 형성함과 동시에 더미 영역에 제1 배선 금속 패턴(40)을 형성한다.이 때 제1 배선 금속 패턴(40)은 제1 플러그(30)의 일부와만 연결되고 나머지 제1 플러그(30)는 노출되어 있다.Next, as shown in FIGS. 3A and 3B, the contact hole 21 is filled with the plug 30. After depositing and filling tungsten (W), the plug 30 is left only inside the contact hole 21 through front etching. Subsequently, the wiring metal is deposited and photo-etched to form the wiring of the active region and the first wiring metal pattern 40 is formed in the dummy region. In this case, the first wiring metal pattern 40 is formed by the first plug 30. Is connected to only a portion of the remaining first plug 30 is exposed.
다음, 도 4a와 도 4b에 나타낸 바와 같이, 제1 배선 금속 패턴(40) 주위로 제2 절연막(50)을 증착하고 평탄화한다. 다시 제2 절연막(50) 위에 제3 절연막(60)을 증착하고 사진 식각하여 접촉구(61)를 형성한다.Next, as shown in FIGS. 4A and 4B, the second insulating film 50 is deposited and planarized around the first wiring metal pattern 40. Again, the third insulating film 60 is deposited on the second insulating film 50 and photo-etched to form the contact holes 61.
이어서, 도 5a와 도 5b에 나타낸 바와 같이, 접촉구(61)를 플러그(70)로 채우고, 제2 배선 금속 패턴(80)을 형성한다. 제2 배선 금속 패턴(80)도 활성 영역의 배선을 형성할 때 함께 형성된다. 제2 배선 금속 패턴(80)은 제2 플러그(70)의 일부와만 연결되고 나머지 제2 플러그(70)는 노출되어 있다.Subsequently, as shown in FIGS. 5A and 5B, the contact hole 61 is filled with the plug 70, and the second wiring metal pattern 80 is formed. The second wiring metal pattern 80 is also formed when forming the wiring of the active region. The second wiring metal pattern 80 is connected to only part of the second plug 70 and the remaining second plug 70 is exposed.
이러한 과정을 최종층의 형성될 때까지 반복한다.This process is repeated until the final layer is formed.
이와 같이, 더미 영역에 층간을 연결하는 도전 통로를 형성함으로써 반도체 웨이퍼의 제조 과정에서 사용되는 플라스마의 전하가 이 도전 통로를 통해 방출됨으로써 절연막 등이 손상받는 것을 방지할 수 있다.In this way, by forming the conductive passages connecting the layers in the dummy region, the charge of the plasma used in the manufacturing process of the semiconductor wafer is discharged through the conductive passages, thereby preventing damage to the insulating film or the like.
본 발명에 따르면 사용되지 않는 더미 영역을 이용하여 도전 통로를 형성해 둠으로써 플라스마 전하로 인하여 절연막 등이 손상되는 것을 방지할 수 있다.According to the present invention, the conductive passage is formed by using the dummy region which is not used, thereby preventing damage to the insulating film or the like due to plasma charge.
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