KR20010047041A - method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A method of fabricating a semiconductor device is provided for manufacturing DRAM to reduce a junction capacitance without the increase of the buried contact and the direct contact by operationally increase the surface density over the cell pad through injecting the high density of n type impurities. CONSTITUTION: A gate electrode(12) including a nitride layer(14) is formed. A nitride spacer(16) is formed on both sidewalls of the gate electrode(12). A first insulation layer(18) is formed on the overall surface above. The first insulation layer(18) is selectively etched, exposing the surface of the substrate between the spacers to finally form SAC. On a predetermined part of the first insulation layer(18) including the SAC, a cell pad(20) of a polysilicon material where the low density of n type impurities are doped is formed. The high density of n type impurities are injected thereinto to increase the surface density over the cell pad.

Description

반도체 소자 제조방법{method for fabricating semiconductor device}Method for fabricating semiconductor device

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 셀 패드(cell pad) 공정을 적용한 디램 메모리 셀 제조시 BC(buried contact) 저항과 DC(direct contact) 저항의 증가없이도 정션 커패시턴스를 감소시킬 수 있도록 한 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to reduce junction capacitance without increasing buried contact (BC) and direct contact (DC) resistance in fabricating DRAM memory cells using a cell pad process. A method for manufacturing a semiconductor device.

딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자의 집적도가 높아지게 되었고, 그 결과 단위 소자의 크기도 감소하게 되었다. 이로 인해, 소자와 소자간을 연결하기 위한 도전성 플러그의 크기와 금속 배선간의 간격(space) 및 폭(width) 또한 작아지고 있어, 최근에는 공정 마진(margin)을 확보할 목적으로 소자(특히, 디램) 설계시 직접적으로 콘택 공정을 진행하지 않고 셀 패드 공정을 거쳐 DC(direct contact)와 BC(buried contact)를 형성해 주는 방식으로 공정 진행을 이루고 있다.In the era of deep submicron, the integration of semiconductor devices has increased, and as a result, the size of unit devices has been reduced. As a result, the size of the conductive plug for connecting the device to the device and the space and width between the metal wirings are also reduced, and in recent years, devices (especially DRAM) have been used for the purpose of securing process margins. In the process of designing, DC (direct contact) and BC (buried contact) are formed through a cell pad process instead of a direct contact process.

도 1에는 상기 공정 기술에 의거하여 제조된 종래의 디램 메모리 셀 구조를 도시한 단면도가 제시되어 있다.1 is a cross-sectional view showing a conventional DRAM memory cell structure manufactured based on the above process technology.

도 1의 단면도에 의하면, 종래의 디램 메모리 셀은 p형 반도체 기판(10) 상에는 폴리사이드 재질의 게이트 전극(12)이 형성되고, 상기 게이트 전극(12) 상에는 질화막(14)이 형성되며, 상기 게이트 전극(12) 양 에지측의 기판(10) 내에는 소스·드레인으로 사용되는 액티브영역(미 도시)이 형성되고, 상기 질화막(14)을 포함한 게이트 전극(12)의 양 측벽에는 질화막 재질의 스페이서(16)가 형성되며, 상기 결과물 상에는 산화막 재질의 제 1 절연막(18)이 형성되고, 상기 제 1 절연막(18)을 관통해서는 스페이서(16) 사이의 상기 액티브영역이 노출되도록 SAC(self-aligned contact)(h1)가 형성되며, 상기 SAC(h1)를 포함한 제 1 절연막(18) 상의 소정 부분에 걸쳐서는 저농도 n형 불순물이 도핑된 폴리실리콘 재질의 셀 패드(20)가 형성되고, 상기 셀 패드(20)를 포함한 제 1 절연막(18) 상에는 산화막 재질의 제 2 절연막(22)이 형성되며, 비트 라인이 형성될 부분의 셀 패드(20) 표면이 소정 부분 노출되도록 상기 제 2 절연막(22)을 관통해서는 DC(direct contact)(미 도시)가 형성되고, 상기 DC를 포함한 제 2 절연막(22) 상의 소정 부분에 걸쳐서는 비트 라인(24)이 형성되며, 상기 비트 라인(24)을 포함한 제 2 절연막(22) 상에는 산화막 재질의 제 3 절연막(26)이 형성되고, 상기 제 2 및 제 3 절연막(22),(26)을 관통해서는 상기 셀 패드(20)의 표면이 소정 부분 노출되도록 BC(buried contact)(h2)가 형성되며, 상기 BC(h2)를 포함한 제 3 절연막(26) 상의 소정 부분에 걸쳐서는 폴리실리콘 재질의 스토리지 노드 전극(28)이 형성되어 있는 구조를 가지도록 구성되어 있음을 알 수 있다.According to the cross-sectional view of FIG. 1, in the conventional DRAM memory cell, a gate electrode 12 made of polyside is formed on a p-type semiconductor substrate 10, and a nitride film 14 is formed on the gate electrode 12. An active region (not shown) to be used as a source and a drain is formed in the substrate 10 on both edges of the gate electrode 12, and a nitride film material is formed on both sidewalls of the gate electrode 12 including the nitride film 14. A spacer 16 is formed, and a first insulating film 18 made of an oxide film is formed on the resultant, and a SAC (self-self) is exposed through the first insulating film 18 to expose the active region between the spacers 16. An aligned contact (h1) is formed, and a polysilicon cell pad 20 doped with a low concentration n-type impurity is formed over a predetermined portion on the first insulating layer 18 including the SAC (h1). On the first insulating film 18 including the cell pad 20 The second insulating film 22 formed of an oxide film is formed, and a direct contact (DC) (not shown) is formed through the second insulating film 22 to expose a predetermined portion of the surface of the cell pad 20 where the bit line is to be formed. ) Is formed, a bit line 24 is formed over a predetermined portion on the second insulating film 22 including the DC, and a third oxide film is formed on the second insulating film 22 including the bit line 24. An insulating layer 26 is formed, and a buried contact h2 is formed to penetrate the second and third insulating layers 22 and 26 so that a surface of the cell pad 20 is partially exposed. It can be seen that the polysilicon storage node electrode 28 is formed over a predetermined portion on the third insulating layer 26 including BC (h2).

따라서, 상기 구조의 디램 메모리 셀은 다음의 제 11 단계를 거쳐 제조된다.Therefore, the DRAM memory cell of the above structure is manufactured through the following eleventh step.

제 1 단계(100)로서, p형 반도체 기판(10) 상에 상면에 질화막(14)이 구비된 게이트 전극(12)을 형성하고, 상기 게이트 전극(12) 양 에지측의 기판(10) 내에 n형의 LDD(lightly doped drain)을 형성한다.In a first step 100, a gate electrode 12 having a nitride film 14 is formed on a top surface of a p-type semiconductor substrate 10, and in the substrate 10 on both edges of the gate electrode 12. Form an n-type LDD (lightly doped drain).

제 2 단계(110)로서, 상기 질화막(14)을 포함한 게이트 전극(12)의 양 측벽에 질화막 재질의 스페이서(16)를 형성하고, 상기 결과물 상으로 고농도 n형 불순물을 이온주입하여 상기 스페이서(16) 양 에지측의 기판(10) 내에 소스·드레인으로 사용되는 LDD 구조의 액티브영역(미 도시)을 형성한다.In a second step 110, a spacer 16 made of a nitride film is formed on both sidewalls of the gate electrode 12 including the nitride film 14, and a high concentration of n-type impurities are ion-implanted onto the resultant to form the spacer ( 16) An active region (not shown) having an LDD structure used as a source and a drain is formed in the substrate 10 on both edges.

제 3 단계(120)로서, 상기 결과물 전면에 산화막 재질의 제 1 절연막(18)을 형성한다.As a third step 120, the first insulating film 18 of the oxide film is formed on the entire surface of the resultant.

제 4 단계(130)로서, 상기 스페이서(16) 사이의 기판(액티브영역을 일컬음) 표면이 노출되도록 제 1 절연막(18)을 선택식각하여 상기 절연막(18) 내에 SAC(h1)를 형성한다.In a fourth step 130, the first insulating film 18 is selectively etched to expose the surface of the substrate (called the active area) between the spacers 16 to form a SAC h1 in the insulating film 18.

제 5 단계(140)로서, 상기 SAC(h1)를 포함한 제 1 절연막(18) 상의 소정 부분에 저농도 n형 불순물이 도핑된 폴리실리콘 재질의 셀 패드(20)를 형성한다.In a fifth step 140, a cell pad 20 made of polysilicon doped with low concentration n-type impurities is formed in a predetermined portion on the first insulating layer 18 including the SAC h1.

제 6 단계(150)로서, 상기 셀 패드(20)를 포함한 제 1 절연막(18) 상에 산화막 재질의 제 2 절연막(22)을 형성한다.As a sixth step 150, a second insulating film 22 made of an oxide film is formed on the first insulating film 18 including the cell pad 20.

제 7 단계(160)로서, 비트 라인 형성부의 셀 패드(20)의 표면이 소정 부분 노출되도록 제 2 절연막(22)을 선택식각하여 상기 절연막(22) 내에 DC(미 도시)를 형성한다.In a seventh step 160, the second insulating film 22 is selectively etched to expose a predetermined portion of the surface of the cell pad 20 of the bit line forming part to form a DC (not shown) in the insulating film 22.

제 8 단계(170)로서, 상기 DC를 포함한 제 2 절연막(22) 상의 소정 부분에 도전성막 재질의 비트 라인(24)을 형성한다.In an eighth step 170, a bit line 24 of a conductive film material is formed on a predetermined portion of the second insulating film 22 including the DC.

제 9 단계(180)로서, 상기 비트 라인(24)을 포함한 제 2 절연막(22) 상에 산화막 재질의 제 3 절연막(26)을 형성한다.In a ninth step 180, a third insulating layer 26 of oxide material is formed on the second insulating layer 22 including the bit line 24.

제 10 단계(190)로서, 스토리지 노드 전극 형성부의 셀 패드(20) 표면이 소정 부분 노출되도록 제 2 및 제 3 절연막(22),(26)을 선택식각하여 상기 비트 라인(24) 사이의 절연막(26),(22) 내에 BC(h2)를 형성한다.As a tenth step 190, the second and third insulating layers 22 and 26 are selectively etched to expose a portion of the surface of the cell pad 20 of the storage node electrode forming portion, thereby insulating the insulating layer between the bit lines 24. BC (h2) is formed in (26) and (22).

제 11 단계(200)로서, 상기 BC(h2)를 포함한 제 3 절연막(26) 상의 소정 부분에 n형 불순물이 도핑된 폴리실리콘 재질의 스토리지 노드 전극(28)을 형성하므로써, 본 공정 진행을 완료한다.As the eleventh step 200, the process proceeds by completing the formation of the polysilicon storage node electrode 28 doped with n-type impurities in a predetermined portion on the third insulating layer 26 including BC (h2). do.

그러나, 상기 공정 수순에 의거하여 디램 메모리 셀을 제조할 경우에는 소자 구동시 다음과 같은 문제가 발생된다.However, when the DRAM memory cell is manufactured based on the above process procedure, the following problem occurs when driving the device.

통상, DC쪽의 정션 커패시턴스를 감소시기기 위해서는 셀 패드(20)를 이루는 폴리실리콘의 농도를 낮추어 주어야 하므로, 현재는 이에 맞추어 공정 진행이 이루어지고 있다. 하지만, 셀 패드의 농도를 낮게 가져갈 경우에는 셀 패드(20) 표면이 노출되도록 형성되는 DC나 BC(h2)의 콘택 저항이 증가되는 문제가 발생하게 되어 소자의 동작 특성이 저하되는 결과가 초래되게 되게 된다.In general, in order to reduce the junction capacitance at the DC side, the concentration of the polysilicon constituting the cell pad 20 must be lowered. However, when the concentration of the cell pad is lowered, a problem arises in that the contact resistance of DC or BC (h2), which is formed to expose the surface of the cell pad 20, is increased, resulting in deterioration of operating characteristics of the device. Will be.

이에 본 발명의 목적은, 셀 패드를 형성한 후 별도의 고농도 n형 불순물(예컨대, As+나 P+) 이온주입 공정을 통해 셀 패드 상단부의 표면 농도를 인위적으로 높여주므로써, DC 저항이나 BC 저항의 증가없이도 DC쪽의 정션 커패시턴스를 감소시킬 수 있도록 한 반도체 소자 제조방법을 제공함에 목적이 있다.Accordingly, an object of the present invention is to artificially increase the surface concentration of the upper end of the cell pad through a separate high concentration n-type impurity (eg, As + or P +) ion implantation process after forming the cell pad, thereby reducing the DC resistance or BC resistance. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of reducing the junction capacitance on the DC side without increasing.

도 1은 일반적인 디램 메모리 셀 구조를 도시한 단면도,1 is a cross-sectional view showing a general DRAM memory cell structure;

도 2는 종래의 디램 메모리 셀 제조방법을 도시한 공정블럭도,2 is a process block diagram showing a conventional DRAM memory cell manufacturing method;

도 3은 본 발명에 의한 디램 메모리 셀 제조방법을 도시한 공정블럭도이다.3 is a process block diagram showing a DRAM memory cell manufacturing method according to the present invention.

상기 목적을 달성하기 위하여 본 발명에서는, 상면에 질화막이 구비된 게이트 전극을 형성하는 단계와; 상기 질화막을 포함한 상기 게이트 전극의 양 측벽에 질화막 스페이서를 형성하는 단계와; 상기 결과물 전면에 제 1 절연막을 형성하는 단계와; 상기 스페이서 사이의 상기 기판 표면이 노출되도록 상기 제 1 절연막을 선택식각하여 SAC를 형성하는 단계와; 상기 SAC를 포함한 상기 제 1 절연막 상의 소정 부분에 저농도 n형 불순물이 도핑된 폴리실리콘 재질의 셀 패드를 형성하는 단계; 및 상기 결과물 상으로 고농도 n형 불순물을 이온주입하여, 상기 셀 패드 상단부의 표면 농도를 높이는 단계로 이루어진 반도체 소자 제조방법이 제공된다.In order to achieve the above object, in the present invention, forming a gate electrode provided with a nitride film on the upper surface; Forming nitride film spacers on both sidewalls of the gate electrode including the nitride film; Forming a first insulating film on the entire surface of the resultant product; Selectively etching the first insulating layer to expose the surface of the substrate between the spacers to form a SAC; Forming a cell pad made of polysilicon material doped with a low concentration n-type impurity in a predetermined portion on the first insulating film including the SAC; And ion implantation of high concentration n-type impurities onto the resultant to increase the surface concentration of the upper end of the cell pad.

이때, 상기 고농도 n형 불순물로는 As+이나 P+가 사용된다.In this case, As + or P + is used as the high concentration n-type impurity.

상기 공정을 적용하여 반도체 소자를 설계할 경우, DC쪽의 정션 커패시턴스를 낮추기 위해 셀 패드를 이루는 폴리실리콘의 불순물 도핑 농도를 낮게 가져가더라도 셀 패드 형성후 실시되는 고농도 n형의 불순물 주입 공정을 통해 셀 패드 상단쪽의 표면 농도를 기존보다 높일 수 있게 되므로, 소자 구동시 BC나 DC의 콘택 저항이 증가되는 것을 막을 수 있게 된다.In the case of designing a semiconductor device by applying the above process, even if the impurity doping concentration of polysilicon constituting the cell pad is lowered to lower the junction capacitance on the DC side, a high concentration n-type impurity implantation process is performed after the cell pad is formed. Since the surface concentration of the upper side of the cell pad can be increased than before, the contact resistance of BC or DC can be prevented from increasing when the device is driven.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3은 본 발명에서 제안된 디램 메모리 셀 제조방법을 도시한 공정블럭도를 나타낸다. 이를 참조하여 그 제조방법을 제 12 단계로 구분하여 살펴보면 다음과 같다. 이 경우 역시 최종 완성되는 결과물은 도 1에 제시된 단면도와 동일 구조를 가지도록 설계되므로, 여기서는 편의상 구조 관련된 설명은 피한다.3 is a process block diagram showing a method for manufacturing a DRAM memory cell proposed in the present invention. Referring to this, the manufacturing method is divided into a twelfth step and looks as follows. In this case, too, the final finished product is designed to have the same structure as that of the cross-sectional view shown in FIG.

제 1 단계(300)로서, p형 반도체 기판(10) 상에 상면에 질화막(14)이 구비된 게이트 전극(12)을 형성하고, 상기 게이트 전극(12) 양 에지측의 기판(10) 내에 n형의 LDD(lightly doped drain)을 형성한다.In a first step 300, a gate electrode 12 having a nitride film 14 formed on an upper surface of a p-type semiconductor substrate 10 is formed, and the substrate 10 is formed at both edges of the gate electrode 12. Form an n-type LDD (lightly doped drain).

제 2 단계(310)로서, 상기 질화막(14)을 포함한 게이트 전극(12)의 양 측벽에 질화막 재질의 스페이서(16)를 형성하고, 상기 결과물 상으로 고농도 n형 불순물을 이온주입하여 상기 스페이서(16) 양 에지측의 기판(10) 내에 소스·드레인으로 사용되는 LDD 구조의 액티브영역(미 도시)을 형성한다.In a second step 310, a spacer 16 made of a nitride film is formed on both sidewalls of the gate electrode 12 including the nitride film 14, and a high concentration n-type impurity is ion-implanted onto the resultant to form the spacer ( 16) An active region (not shown) having an LDD structure used as a source and a drain is formed in the substrate 10 on both edges.

제 3 단계(320)로서, 상기 결과물 전면에 산화막 재질의 제 1 절연막(18)을 형성한다.As a third step 320, the first insulating film 18 of the oxide film is formed on the entire surface of the resultant.

제 4 단계(330)로서, 상기 스페이서(16) 사이의 기판(액티브영역을 일컬음) 표면이 노출되도록 제 1 절연막(18)을 선택식각하여 상기 절연막(18) 내에 SAC(h1)를 형성한다.In a fourth step 330, the first insulating film 18 is selectively etched to expose a surface of the substrate (called an active area) between the spacers 16 to form a SAC h1 in the insulating film 18.

제 5 단계(340)로서, 상기 SAC(h1)를 포함한 제 1 절연막(18) 상의 소정 부분에 저농도 n형 불순물이 도핑된 폴리실리콘 재질의 셀 패드(20)를 형성한다.In a fifth step 340, a cell pad 20 made of polysilicon doped with a low concentration n-type impurity is formed in a predetermined portion on the first insulating layer 18 including the SAC h1.

제 6 단계(350)로서, 상기 셀 패드(20) 내로 고농도 n형 불순물(예컨대, As+나 P+ 등)을 이온주입한다. 그 결과, 셀 패드(20) 상단쪽의 불순물 도핑 농도가 하단쪽의 불순물 도핑 농도보다 높아지게 된다. 이와 같이, 셀 패드(20) 상단쪽의 불순물 도핑 농도를 높힌 것은 후속 공정 진행시 DC나 BC의 콘택 저항이 증가되는 것을 막기 위함이다.As a sixth step 350, high concentration n-type impurities (eg, As + or P +, etc.) are implanted into the cell pad 20. As a result, the impurity doping concentration at the upper end of the cell pad 20 becomes higher than the impurity doping concentration at the lower end. In this way, the impurity doping concentration of the upper side of the cell pad 20 is increased to prevent the contact resistance of DC or BC from increasing during the subsequent process.

제 7 단계(360)로서, 상기 셀 패드(20)를 포함한 제 1 절연막(18) 상에 산화막 재질의 제 2 절연막(22)을 형성한다.As a seventh step 360, a second insulating film 22 made of an oxide film is formed on the first insulating film 18 including the cell pad 20.

제 8 단계(370)로서, 비트 라인 형성부의 셀 패드(20)의 표면이 소정 부분 노출되도록 제 2 절연막(22)을 선택식각하여 상기 절연막(22) 내에 DC(미 도시)를 형성한다.In an eighth step 370, the second insulating film 22 is selectively etched to expose a predetermined portion of the surface of the cell pad 20 of the bit line forming part to form a DC (not shown) in the insulating film 22.

제 9 단계(380)로서, 상기 DC를 포함한 제 2 절연막(22) 상의 소정 부분에 도전성막 재질의 비트 라인(24)을 형성한다.In a ninth step 380, a bit line 24 of a conductive film material is formed on a predetermined portion of the second insulating film 22 including the DC.

제 10 단계(390)로서, 상기 비트 라인(24)을 포함한 제 2 절연막(22) 상에 산화막 재질의 제 3 절연막(26)을 형성한다.In a tenth step 390, a third insulating layer 26 of oxide material is formed on the second insulating layer 22 including the bit line 24.

제 11 단계(400)로서, 스토리지 노드 전극 형성부의 셀 패드(20) 표면이 소정 부분 노출되도록 제 2 및 제 3 절연막(22),(26)을 선택식각하여 상기 비트 라인(24) 사이의 상기 절연막(26),(22) 내에 BC(h2)를 형성한다.In an eleventh step 400, the second and third insulating layers 22 and 26 are selectively etched to expose a portion of the surface of the cell pad 20 of the storage node electrode forming portion, thereby forming the gap between the bit lines 24. BC (h2) is formed in the insulating films 26 and 22.

제 12 단계(410)로서, 상기 BC(h2)를 포함한 제 3 절연막(26) 상의 소정 부분에 n형 불순물이 도핑된 폴리실리콘 재질의 스토리지 노드 전극(28)을 형성하므로써, 본 공정 진행을 완료한다.In the twelfth step 410, the process of the present invention is completed by forming the polysilicon storage node electrode 28 doped with n-type impurities in a predetermined portion on the third insulating layer 26 including the BC (h 2). do.

이와 같이 공정을 진행할 경우, DC쪽의 정션 커패시턴스를 낮추기 위하여 셀 패드(20)를 저농도 불순물이 도핑된 폴리실리콘 재질로 형성하더라도 셀 패드 형성후 실시되는 고농도 n형의 불순물 주입 공정을 통해 셀 패드(20) 상단쪽의 표면 농도를 기존보다 높힐 수 있게 되므로, 소자 구동시 BC 저항이나 DC 저항이 증가되는 것을 막을 수 있게 되고, 그 결과 디램의 동작 특성 저하를 방지할 수 있게 된다.In this case, even if the cell pad 20 is formed of polysilicon doped with a low concentration of impurities in order to lower the junction capacitance of the DC side, the cell pad (through the high concentration n-type impurity implantation process performed after the formation of the cell pad) 20) Since the surface concentration of the upper side can be made higher than before, it is possible to prevent the BC resistance or the DC resistance from increasing when the device is driven, and as a result, it is possible to prevent the deterioration of the operating characteristics of the DRAM.

이상에서 살펴본 바와 같이 본 발명에 의하면, 셀 패드 형성후 실시되는 고농도 n형 불순물(예컨대, As+나 P+)의 이온주입을 통해 셀 패드 상단쪽의 표면 농도를 인위적으로 높일 수 있게 되므로, 소자 설계시 DC 저항이나 BC 저항의 증가없이 DC쪽의 정션 커패시턴스를 감소시킬 수 있게 된다.As described above, according to the present invention, the surface concentration at the upper end of the cell pad can be artificially increased by ion implantation of a high concentration n-type impurity (eg, As + or P +) that is performed after the cell pad is formed. It is possible to reduce the junction capacitance on the DC side without increasing the DC resistance or BC resistance.

Claims (2)

상면에 질화막이 구비된 게이트 전극을 형성하는 단계와;Forming a gate electrode having a nitride film on an upper surface thereof; 상기 질화막을 포함한 상기 게이트 전극의 양 측벽에 질화막 스페이서를 형성하는 단계와;Forming nitride film spacers on both sidewalls of the gate electrode including the nitride film; 상기 결과물 전면에 제 1 절연막을 형성하는 단계와;Forming a first insulating film on the entire surface of the resultant product; 상기 스페이서 사이의 상기 기판 표면이 노출되도록 상기 제 1 절연막을 선택식각하여 SAC를 형성하는 단계와;Selectively etching the first insulating layer to expose the surface of the substrate between the spacers to form a SAC; 상기 SAC를 포함한 상기 제 1 절연막 상의 소정 부분에 저농도 n형 불순물이 도핑된 폴리실리콘 재질의 셀 패드를 형성하는 단계; 및Forming a cell pad made of polysilicon material doped with a low concentration n-type impurity in a predetermined portion on the first insulating film including the SAC; And 상기 결과물 상으로 고농도 n형 불순물을 이온주입하여, 상기 셀 패드 상단부의 표면 농도를 높이는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.And ion implanting a high concentration of n-type impurities onto the resultant to increase the surface concentration of the upper end of the cell pad. 제 1항에 있어서, 상기 고농도 n형 불순물로는 As+이나 P+가 사용되는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein As + or P + is used as the high concentration n-type impurity.
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