KR20010046917A - Method for manufacturing of semiconductor device - Google Patents

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KR20010046917A KR1019990050887A KR19990050887A KR20010046917A KR 20010046917 A KR20010046917 A KR 20010046917A KR 1019990050887 A KR1019990050887 A KR 1019990050887A KR 19990050887 A KR19990050887 A KR 19990050887A KR 20010046917 A KR20010046917 A KR 20010046917A
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진원화
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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to increase a margin between a bit line and a storage node contact and to reduce capacitance between bit lines. CONSTITUTION: In the method, pluralities of cell regions(21) are formed in a semiconductor substrate, and pluralities of word lines(22) are formed in a direction perpendicular to the cell regions(21). Then, sidewall spacers(23) are formed on sides of the word lines(22), and source/drain regions are formed in the cell regions(21). Next, an interlayer dielectric layer is formed over the substrate and selectively etched to form the first contact holes exposing the source/drain regions, and then the first contact holes are filled with conductive plugs(25). Next, an insulating layer is formed over entire surfaces and selectively etched to form the second contact holes(26) for the bit line(27). Thus, one bit line(27) can be formed to every two adjacent cell regions(21).

Description

반도체 소자의 제조방법{Method for manufacturing of semiconductor device}Method for manufacturing of semiconductor device

본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 스토리지 노드 콘택(Storage Node Contact) 사이의 마진(Margin)을 확보하는데 적당한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device suitable for securing a margin between storage node contacts.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 도 1b는 종래의 반도체 소자의 제조방법을 나타낸 공정 평면도이다.1A to 1B are process plan views illustrating a conventional method for manufacturing a semiconductor device.

도 1a에 도시한 바와 같이, 반도체 기판(도시하지 않음)에 일반적인 셀(Cell) 공정을 실시하여 복수개의 셀 영역(액티브 영역)(11)과 일방향으로 일정한 간격을 갖는 복수개의 워드 라인(게이트 전극)(12)을 형성하여 "I"자 또는 "T"자형을 셀을 형성한다.As shown in FIG. 1A, a general cell process is performed on a semiconductor substrate (not shown), and thus, a plurality of word lines (gate electrodes) having a predetermined distance in one direction from the plurality of cell regions (active regions) 11. 12) to form a cell having an "I" or "T" shape.

여기서 상기 워드 라인(12)의 양측면에 측벽 스페이서(13)가 형성되어 있고, 상기 각 셀 영역(11)은 워드 라인(12)과 수직한 방향으로 형성되어 있다.Here, sidewall spacers 13 are formed on both side surfaces of the word line 12, and each cell region 11 is formed in a direction perpendicular to the word line 12.

한편, 상기 각 워드 라인(12) 양측의 셀 영역(11)에는 소오스/드레인 불순물 확산영역이 형성되어 있다.Meanwhile, source / drain impurity diffusion regions are formed in the cell regions 11 at both sides of each word line 12.

이어, 상기 워드 라인(12)을 포함한 반도체 기판의 전면에 층간 절연막(도시되지 않음)을 형성하고, 포토리소그래피 공정 및 식각공정을 이용하여 상기 각 셀 영역(11)의 소오스/드레인 불순물 확산영역이 노출되도록 층간 절연막을 선택적으로 제거하여 콘택홀(14)을 형성한다.Next, an interlayer insulating film (not shown) is formed on the entire surface of the semiconductor substrate including the word line 12, and the source / drain impurity diffusion region of each cell region 11 is formed using a photolithography process and an etching process. The interlayer insulating film is selectively removed to expose the contact hole 14.

여기서 상기 콘택홀(14)은 커패시터와 비트 라인이 연결된 영역이다.The contact hole 14 is a region where a capacitor and a bit line are connected.

한편, 상기 콘택홀(14)의 형태는 셀 영역(11)과 동일한 방향으로 되어 있으며, 단축 방향으로의 셀 영역(11)사이의 간격은 일정하게 형성되어 있다.On the other hand, the contact hole 14 is in the same direction as the cell region 11, and the interval between the cell regions 11 in the short axis direction is formed to be constant.

도 1b에 도시한 바와 같이, 상기 콘택홀(14)을 포함한 반도체 기판의 전면에 폴리 실리콘층을 형성한 후, 상기 콘택홀(14)의 내부에만 남도록 폴리 실리콘층의 전면에 에치백 공정을 플러그(Plug)(15)를 형성한다.As shown in FIG. 1B, after the polysilicon layer is formed on the front surface of the semiconductor substrate including the contact hole 14, an etch back process is plugged into the front surface of the polysilicon layer so that only the inside of the contact hole 14 remains. Plug 15 is formed.

이어, 상기 플러그(15)를 포함한 반도체 기판의 전면에 금속막을 형성하고, 포토리소그래피 공정 및 식각공정을 통해 금속막을 선택적으로 제거하여 상기 워드 라인(12)과 수직한 방향으로 복수개의 비트 라인(16)을 형성하여 상기 플러그(15)를 통해 셀 영역(11)의 소오스/드레인 불순물 확산영역과 전기적으로 연결한다.Subsequently, a metal film is formed on the entire surface of the semiconductor substrate including the plug 15, and the metal film is selectively removed through a photolithography process and an etching process, thereby forming a plurality of bit lines 16 in a direction perpendicular to the word line 12. ) Is electrically connected to the source / drain impurity diffusion region of the cell region 11 through the plug 15.

그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, in the conventional method of manufacturing a semiconductor device as described above has the following problems.

첫째, 단축방향으로 각 셀마다 비트 라인을 하나씩 형성하기 때문에 비트 라인과 셀간 콘택 사이의 마진이 적다.First, since a bit line is formed for each cell in the short axis direction, the margin between the bit line and the inter-cell contact is small.

둘째, 단축방향으로 각 셀마다 비트 라인을 하나씩 형성하기 때문에 센스 앰프(Sense Amp) 설계의 마진이 적다.Second, since one bit line is formed in each cell in the short axis direction, a margin of a sense amplifier design is low.

셋째, 단축방향으로 각 셀마다 비트 라인을 하나씩 형성하기 때문에 비트 라인 사이의 간격이 좁아 각 비트 라인간의 커패시턴스(Capacitance)가 커서 비트 라인의 높이에 제약을 받는다.Third, since one bit line is formed for each cell in the short axis direction, the spacing between the bit lines is narrow, so that the capacitance between the bit lines is large and limited by the height of the bit lines.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 비트 라인 콘택을 위한 플러그를 단축 방향의 두 셀을 서로 마주 보게 형성함으로서 비트 라인과 스토리지 노드 콘택 사이의 마진을 향상시킴과 동시에 비트 라인의 수를 줄이어 비트 라인간의 커패시턴스를 줄이도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. The plug line for the bit line contact is formed to face two cells in the short-axis direction with each other, thereby improving the margin between the bit line and the storage node contact and at the same time. It is an object of the present invention to provide a method for manufacturing a semiconductor device in which the number of circuits is reduced to reduce the capacitance between bit lines.

도 1a 내지 도 1b는 종래의 반도체 소자의 제조방법을 나타낸 공정 평면도1A to 1B are process plan views illustrating a method of manufacturing a conventional semiconductor device.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 평면도2A to 2D are process plan views illustrating a method of manufacturing a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 셀 영역 22 : 워드 라인21: cell area 22: word line

23 : 측벽 스페이서 24 : 제 1 콘택홀23 side wall spacer 24 first contact hole

25 : 플러그 26 : 제 2 콘택홀25 plug 26 second contact hole

27 : 비트 라인27: bit line

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판에 단축 방향으로 복수개의 열을 갖는 복수개의 셀 영역을 형성하는 단계와, 상기 각 셀 영역과 수직한 방향으로 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 복수개의 열로 형성된 셀 영역중 서로 이웃하는 두 개의 셀 영역의 표면이 노출되도록 층간 절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀 내부에 도전성 플러그를 형성하는 단계와, 상기 도전성 플러그를 포함한 전면에 절연막을 형성하고 상기 도전성 플러그의 표면이 소정부분 노출되도록 절연막을 선택적으로 제거하여 비트 라인용 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀을 통해 도전성 플러그와 전기적으로 연결되는 비트 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a plurality of cell regions having a plurality of columns in the uniaxial direction on the semiconductor substrate, a constant interval in the direction perpendicular to the respective cell region Forming a plurality of word lines having a plurality of word lines, forming an interlayer insulating film on an entire surface of the semiconductor substrate including the word lines, and exposing surfaces of two neighboring cell regions among the cell regions formed in the plurality of columns. Selectively removing the interlayer insulating film to form a first contact hole, forming a conductive plug inside the first contact hole, forming an insulating film on the entire surface including the conductive plug, and forming a predetermined surface of the conductive plug. Selectively removing the insulating film so as to partially expose the second insulating hole to form a second contact hole for the bit line; And forming a bit line electrically connected to the conductive plug through the second contact hole.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 평면도이다.2A to 2D are process plan views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a에 도시한 바와 같이, 반도체 기판(도시하지 않음)에 일반적인 셀(Cell) 공정을 실시하여 복수개의 셀 영역(액티브 영역)(21)과 일방향으로 일정한 간격을 갖는 복수개의 워드 라인(게이트 전극)(22)을 형성하여 "I"자 또는 "T"자형을 셀을 형성한다.As shown in FIG. 2A, a general cell process is performed on a semiconductor substrate (not shown), so that a plurality of word lines (gate electrodes) having a constant distance in one direction from the plurality of cell regions (active regions) 21 are provided. ) 22 to form a cell having an "I" or "T" shape.

여기서 상기 워드 라인(22)의 양측면에 측벽 스페이서(23)가 형성되어 있고, 상기 각 셀 영역(21)은 워드 라인(22)과 수직한 방향으로 형성되어 있다.Here, sidewall spacers 23 are formed on both side surfaces of the word line 22, and each cell region 21 is formed in a direction perpendicular to the word line 22.

한편, 상기 각 워드 라인(22) 양측의 셀 영역(21)에는 소오스/드레인 불순물 확산영역이 형성되어 있다.Meanwhile, source / drain impurity diffusion regions are formed in the cell regions 21 on both sides of each word line 22.

이어, 상기 워드 라인(22)을 포함한 반도체 기판의 전면에 층간 절연막(도시되지 않음)을 형성하고, 포토리소그래피 공정 및 식각공정을 이용하여 상기 각 셀 영역(21)의 소오스/드레인 불순물 확산영역이 노출되도록 층간 절연막을 선택적으로 제거하여 이웃하는 셀 영역(21)의 열과 마주보도록 제 1 콘택홀(24)을 형성한다.Subsequently, an interlayer insulating film (not shown) is formed on the entire surface of the semiconductor substrate including the word line 22, and source / drain impurity diffusion regions of each cell region 21 are formed by using a photolithography process and an etching process. The interlayer insulating layer is selectively removed to expose the first contact hole 24 to face the columns of the neighboring cell regions 21.

여기서 상기 제 1 콘택홀(24)은 커패시터와 비트 라인이 전기적으로 연결되는 영역이다.The first contact hole 24 is an area where the capacitor and the bit line are electrically connected to each other.

도 2b에 도시한 바와 같이, 상기 제 1 콘택홀(24)을 포함한 반도체 기판의 전면에 폴리 실리콘층을 형성한 후, 상기 제 1 콘택홀(24)의 내부에만 남도록 폴리 실리콘층의 전면에 에치백 공정을 플러그(Plug)(25)를 형성한다.As shown in FIG. 2B, after the polysilicon layer is formed on the front surface of the semiconductor substrate including the first contact hole 24, the polysilicon layer is formed on the front surface of the polysilicon layer so as to remain only inside the first contact hole 24. The chip back process forms a plug 25.

도 2c에 도시한 바와 같이, 상기 플러그(25)를 포함한 반도체 기판의 전면에 절연막을 형성한 후, 포토리소그래피 및 식각공정을 통하여 상기 플러그(25)의 표면이 소정부분 노출되도록 절연막을 선택적으로 제거하여 제 2 콘택홀(26)을 형성한다.As shown in FIG. 2C, after the insulating film is formed on the entire surface of the semiconductor substrate including the plug 25, the insulating film is selectively removed so that the surface of the plug 25 is partially exposed through photolithography and etching processes. Thus, the second contact hole 26 is formed.

여기서 상기 제 2 콘택홀(26)은 비트 라인이 상기 플러그(25)의 전기적으로 연결되는 부분이다.Here, the second contact hole 26 is a portion where the bit line is electrically connected to the plug 25.

도 2d에 도시한 바와 같이, 상기 플러그(25)를 포함한 반도체 기판의 전면에 금속막을 형성하고, 포토리소그래피 공정 및 식각공정을 통해 금속막을 선택적으로 제거하여 상기 워드 라인(22)과 수직한 방향으로 복수개의 비트 라인(27)을 형성한다.As shown in FIG. 2D, a metal film is formed on the entire surface of the semiconductor substrate including the plug 25, and the metal film is selectively removed through a photolithography process and an etching process to be perpendicular to the word line 22. A plurality of bit lines 27 are formed.

한편, 상기 비트 라인(27)은 셀 영역(21)의 단축 방향으로 이웃하는 셀 영역(21)의 열의 중앙부에 하나씩 즉, 셀 영역(21)의 2열당 하나의 비트 라인(27)을 형성한다.On the other hand, the bit lines 27 form one bit line 27 per two columns of the cell region 21, that is, one at the center of the column of the neighboring cell region 21 in the short axis direction of the cell region 21. .

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법을 다음과 같은 효과가 있다.As described above, the method for manufacturing a semiconductor device according to the present invention has the following effects.

첫째, 셀의 단축 방향으로 2열당 1개의 비트 라인을 형성하기 때문에 비트 라인간 커패시턴스를 줄일 수 있다.First, since one bit line per two columns is formed in the short axis direction of the cell, capacitance between bit lines can be reduced.

둘째, 셀의 단축 방향으로 2열당 1개의 비트 라인을 형성하기 때문에 셀 밀도에서 비트 라인을 중심에 두고 제 1 열과 제 2 열의 셀 간격을 넓히고, 제 2 열과 제 3 열의 셀 간격을 좁힐 수 있기 때문에 비트 라인과 커패시터 셀간 콘택 사이의 마진을 확보할 수 있다.Second, since one bit line is formed per two columns in the direction of the short axis of the cell, the cell spacing of the first and second columns can be widened with the center of the bit lines in the cell density, and the cell spacing of the second and third columns can be narrowed. A margin can be secured between the bit line and the contact between the capacitor cells.

셋째, 이웃하는 비트 라인간의 간격이 2배로 늘어나기 때문에 이웃하는 비트 라인 2개를 이용하는 센스 앰프를 설계하는데 마진을 향상시킬 수 있다.Third, because the spacing between neighboring bit lines is doubled, margin can be improved when designing a sense amplifier using two neighboring bit lines.

Claims (2)

반도체 기판에 단축 방향으로 복수개의 열을 갖는 복수개의 셀 영역을 형성하는 단계;Forming a plurality of cell regions having a plurality of columns in a uniaxial direction on the semiconductor substrate; 상기 각 셀 영역과 수직한 방향으로 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계;Forming a plurality of word lines having a predetermined interval in a direction perpendicular to each cell area; 상기 워드 라인을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on an entire surface of the semiconductor substrate including the word line; 상기 복수개의 열로 형성된 셀 영역중 서로 이웃하는 두 개의 셀 영역의 표면이 노출되도록 층간 절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계;Forming a first contact hole by selectively removing an interlayer insulating layer to expose surfaces of two neighboring cell regions among the plurality of cell regions; 상기 제 1 콘택홀 내부에 도전성 플러그를 형성하는 단계;Forming a conductive plug in the first contact hole; 상기 도전성 플러그를 포함한 전면에 절연막을 형성하고 상기 도전성 플러그의 표면이 소정부분 노출되도록 절연막을 선택적으로 제거하여 비트 라인용 제 2 콘택홀을 형성하는 단계;Forming an insulating film on the entire surface including the conductive plug and selectively removing the insulating film to expose a predetermined portion of the surface of the conductive plug to form a second contact hole for the bit line; 상기 제 2 콘택홀을 통해 도전성 플러그와 전기적으로 연결되는 비트 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.And forming a bit line electrically connected to the conductive plug through the second contact hole. 제 1 항에 있어서, 상기 비트 라인은 이웃하는 두 셀 영역당 하나씩 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the bit lines are formed one per two adjacent cell regions.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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KR100709453B1 (en) * 2001-06-27 2007-04-18 주식회사 하이닉스반도체 Forming method for bit line of semiconductor device

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