KR100623321B1 - Method for manufacturing a semiconductor device haved pattern for measuring contact resistor - Google Patents

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Abstract

셀의 접촉저항을 용이하게 측정할 수 있는 접촉저항 측정 패턴을 갖는 반도체 메모리장치의 제조방법에 관한 것으로서, 셀 영역과, 접촉저항을 측정하기 위한 패턴이 형성되는 패턴 영역을 갖는 반도체기판의 셀 영역에 워드라인을 형성하는 단계와, 셀 영역에는 소오스/드레인을, 패턴 영역에는 제1 불순물영역을 형성하는 단계와, 패턴 영역에 제2 불순물영역을 형성하는 단계와, 워드라인의 측벽에 스페이서를 형성하고, 패턴 영역의 제1 불순물영역을 노출시키는 단계와, 셀 영역의 소오스/드레인과 접속된 플러그와, 패턴 영역의 제1 불순물영역과 접속된 제1 패턴을 형성하는 단계와, 결과물을 덮는 제1 층간절연막을 형성하는 단계와, 제1 층간절연막을 관통하여 셀 영역의 플러그와 접속된 비트라인과, 패턴 영역의 제1 패턴과 접속된 제2 패턴을 형성하는 단계와, 결과물을 덮는 제2 층간절연막을 형성하는 단계와, 셀 영역의 제2 층간절연막 위에, 플러그와 접속된 스토리지 노드를 형성하는 단계, 및 결과물을 덮는 제3 층간절연막을 형성한 다음, 셀 영역의 제3 층간절연막 위에는 배선층을, 패턴 영역의 제3 층간절연막 위에는 제2 불순물영역과 접속된 제1 전극과, 제2 패턴과 접속된 제2 전극을 각각 형성하는 단계를 포함하여 이루어진다.A method of manufacturing a semiconductor memory device having a contact resistance measurement pattern capable of easily measuring the contact resistance of a cell, the method comprising: a cell region of a semiconductor substrate having a cell region and a pattern region in which a pattern for measuring contact resistance is formed Forming a word line in the cell region, forming a source / drain in the cell region, a first impurity region in the pattern region, forming a second impurity region in the pattern region, and forming a spacer on the sidewall of the word line. Forming and exposing a first impurity region of the pattern region, forming a plug connected to the source / drain of the cell region, forming a first pattern connected to the first impurity region of the pattern region, and covering the resultant. Forming a first interlayer insulating film, forming a bit line through the first interlayer insulating film and connected to a plug of the cell region, and a second pattern connected to the first pattern of the pattern region Forming a second interlayer insulating film covering the resultant, forming a storage node connected to the plug on the second interlayer insulating film in the cell region, and forming a third interlayer insulating film covering the resultant, And forming a wiring layer on the third interlayer insulating film of the cell region, a first electrode connected to the second impurity region, and a second electrode connected to the second pattern, respectively, on the third interlayer insulating film of the pattern region.

Description

접촉저항 측정 패턴을 갖는 반도체 메모리장치의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE HAVED PATTERN FOR MEASURING CONTACT RESISTOR} A method of manufacturing a semiconductor memory device having a contact resistance measurement pattern {METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE HAVED PATTERN FOR MEASURING CONTACT RESISTOR}             

도 1a 내지 도 1f는 본 발명에 의한 접촉저항 측정패턴을 갖는 반도체 메모리장치의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor memory device having a contact resistance measurement pattern according to the present invention in a process sequence.

도 2는 본 발명의 다른 실시예에 의한 방법을 도시한 단면도이다.2 is a cross-sectional view showing a method according to another embodiment of the present invention.

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

2 : 반도체기판 4 : 필드산화막2: semiconductor substrate 4: field oxide film

6 : 게이트전극 8 : 저농도 소오스/드레인6 gate electrode 8 low concentration source / drain

8a : 제1 불순물영역 10b, 14b : 산화막8a: first impurity region 10b, 14b: oxide film

12 : 제2 불순물영역 15 : 스페이서12: second impurity region 15: spacer

16a : 플러그(plug) 16b : 저항측정용 제1 패턴16a: plug 16b: first pattern for resistance measurement

18, 22, 26 : 층간절연막 20a : 비트라인18, 22, 26: interlayer insulating film 20a: bit line

20b, 24b : 저항측정용 제2 패턴 20b, 24b: second pattern for resistance measurement

24, 24a : 스토리지 전극 28a : 배선층24, 24a: storage electrode 28a: wiring layer

28b, 28c, 28d : 저항측정용 전극28b, 28c, 28d: resistance measuring electrode

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로서, 보다 상세하게는 셀 활성영역과 콘택들을 통과하는 경로에서의 접촉저항을 용이하게 측정할 수 있는 접촉저항 측정 패턴을 갖는 반도체 메모리장치의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device having a contact resistance measurement pattern capable of easily measuring contact resistance in a path through a cell active region and contacts. It is about.

일반적으로, 디램(DRAM)에서 셀이 차지하는 비율은 전체의 50％ 이상이 된다. 따라서, 다른 영역보다 셀의 면적을 줄이기 위해 많은 공정이 개발되었는데, 그 중 하나가 플러그(plug)를 이용한 자기정합 콘택(Self-Align Contact; SAC) 공정이다. 이 플러그 SAC 공정은 비트라인 콘택과 캐패시터의 스토리지 노드를 형성하기 전에 하부층에 SAC 공정을 이용하여 플러그를 형성하고, 비트라인 콘택과 스토리지 노드 콘택을 이 플러그 위에 형성되도록 함으로써, 셀 면적의 축소에 따른 콘택홀의 고 어스펙트비(high aspect ratio)화에 따른 문제점을 개선하기 위한 것이다. In general, the proportion of cells in DRAM is 50% or more. Therefore, many processes have been developed to reduce the cell area than other regions, one of which is a self-aligned contact (SAC) process using a plug. The plug SAC process uses a SAC process to form a plug in the lower layer before forming the storage node of the bit line contact and the capacitor, and allows the bit line contact and the storage node contact to be formed on the plug, thereby reducing the cell area. This is to improve the problems caused by the high aspect ratio of the contact hole.

이 플러그 SAC 공정은 셀의 플러그가 비트라인 콘택과 스토리지 노드 콘택에 독립적으로 연결되기 때문에, 패턴을 형성하여 플러그와 각 콘택간의 저항은 쉽게 측정할 수 있지만, 활성영역을 포함한 저항은 측정하기 힘들다. 그 이유는, 플러그가 형성되는 활성영역은 항상 플러그용 폴리실리콘막으로 덮여 있거나, 플러그용 폴리실리콘막을 식각할 때 활성영역이 손상되는 것을 방지하기 위하여 산화막이 형성되어 있기 때문이다. 따라서, 실제 셀과 같은 상황의 셀 활성영역의 접촉저항을 측정하기 힘들고, 플러그와 각 콘택간의 저항만 측정되게 된다. 따라서, 실제적인 셀 활성영역의 저항은 측정하기 어려우므로 비트라인 콘택 또는 스토리지 노드 콘택을 통한 활성영역의 접촉저항을 측정할 수 있는 패턴을 형성하여 메인 칩(main chip)의 전기적 통로와 같은 저항을 특정해야 할 필요가 있다.In the plug SAC process, since the plug of the cell is connected independently to the bitline contact and the storage node contact, a pattern is formed to easily measure the resistance between the plug and each contact, but the resistance including the active region is difficult to measure. The reason is that the active region where the plug is formed is always covered with a plug polysilicon film or an oxide film is formed to prevent the active region from being damaged when the plug polysilicon film is etched. Therefore, it is difficult to measure the contact resistance of the cell active region in the same situation as the actual cell, and only the resistance between the plug and each contact is measured. Therefore, since the resistance of the actual cell active region is difficult to measure, it forms a pattern for measuring the contact resistance of the active region through the bit line contact or the storage node contact to form a resistance such as an electrical path of the main chip. You need to be specific.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 셀의 활성영역과 플러그를 통한 전기적 통로의 저항을 측정함으로써 메인 칩과 같은 상황의 셀 활성영역과 플러그의 접촉저항을 용이하게 측정할 수 있는 접촉저항 측정패턴을 갖는 반도체 메모리장치의 제조방법을 제공하는 것이다.
An object of the present invention was created to solve the above problems of the prior art, an object of the present invention is to measure the resistance of the electrical passage through the active region and the plug of the cell and the active region of the cell, such as the main chip The present invention provides a method of manufacturing a semiconductor memory device having a contact resistance measurement pattern that can easily measure the contact resistance of a plug.

상기 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리장치의 제조방법은, 셀 영역과, 접촉저항을 측정하기 위한 패턴이 형성되는 패턴 영역을 갖는 반도체기판의 셀 영역에 워드라인을 형성하는 단계와, 셀 영역에는 소오스/드레인을, 패턴 영역에는 제1 불순물영역을 형성하는 단계와, 패턴 영역에 제2 불순물영역을 형성하는 단계와, 워드라인의 측벽에 스페이서를 형성하고, 패턴 영역의 제1 불순 물영역을 노출시키는 단계와, 셀 영역의 소오스/드레인과 접속된 플러그와, 패턴 영역의 제1 불순물영역과 접속된 제1 패턴을 형성하는 단계와, 결과물을 덮는 제1 층간절연막을 형성하는 단계와, 제1 층간절연막을 관통하여 셀 영역의 플러그와 접속된 비트라인과, 패턴 영역의 제1 패턴과 접속된 제2 패턴을 형성하는 단계와, 결과물을 덮는 제2 층간절연막을 형성하는 단계와, 셀 영역의 제2 층간절연막 위에, 플러그와 접속된 스토리지 노드를 형성하는 단계, 및 결과물을 덮는 제3 층간절연막을 형성한 다음, 셀 영역의 제3 층간절연막 위에는 배선층을, 패턴 영역의 제3 층간절연막 위에는 제2 불순물영역과 접속된 제1 전극과, 제2 패턴과 접속된 제2 전극을 각각 형성하는 단계를 포함한 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor memory device according to the present invention includes the steps of forming a word line in a cell region of a semiconductor substrate having a cell region and a pattern region in which a pattern for measuring contact resistance is formed; Forming a source / drain in the cell region, a first impurity region in the pattern region, forming a second impurity region in the pattern region, forming a spacer on the sidewall of the word line, and forming a first impurity in the pattern region. Exposing the water region, forming a plug connected to the source / drain of the cell region, forming a first pattern connected to the first impurity region of the pattern region, and forming a first interlayer insulating film covering the resultant product. Forming a bit line connected to the plug of the cell region through the first interlayer insulating film, and a second pattern connected to the first pattern of the pattern region; and a second interlayer covering the resultant. Forming a smoke layer, forming a storage node connected to the plug on the second interlayer insulating film in the cell region, and forming a third interlayer insulating film covering the resultant, and then forming a wiring layer on the third interlayer insulating film in the cell region. And forming a first electrode connected to the second impurity region and a second electrode connected to the second pattern on the third interlayer insulating film of the pattern region.

본 발명의 제조방법에 있어서, 상기 패턴 영역의 제2 불순물영역은 상기 제1 불순물영역과 접하도록 형성하고, 상기 제2 불순물영역을 형성하는 단계에서 셀 영역의 전면과, 패턴 영역의 제1 불순물영역을 덮는 제1 절연막을 형성하고, 상기 패턴 영역의 노출된 반도체기판에 제2 불순물영역을 형성한 다음, 상기 셀 영역 및 패턴 영역의 전면에 제2 절연막을 형성한다.In the manufacturing method of the present invention, the second impurity region of the pattern region is formed to be in contact with the first impurity region, and the front surface of the cell region and the first impurity of the pattern region are formed in the step of forming the second impurity region. A first insulating layer covering the region is formed, a second impurity region is formed on the exposed semiconductor substrate of the pattern region, and then a second insulating layer is formed on the entire surface of the cell region and the pattern region.

그리고, 상기 플러그 및 제1 패턴을 형성하는 단계 전에, 상기 셀 영역 및 패턴 영역의 노출된 반도체기판에 불순물이온을 주입하는 단계를 포함할 수도 있다.In addition, before the forming of the plug and the first pattern, the method may include implanting impurity ions into the exposed semiconductor substrate of the cell region and the pattern region.

본 발명에 의한 반도체 메모리장치의 제조방법은 또한, 셀 영역과, 접촉저항을 측정하기 위한 패턴이 형성되는 패턴 영역을 갖는 반도체기판의 셀 영역에 워드라인을 형성하는 단계와, 셀 영역에는 소오스/드레인을, 패턴 영역에는 제1 불순물 영역을 형성하는 단계와, 패턴 영역에 제2 불순물영역을 형성하는 단계와, 워드라인의 측벽에 스페이서를 형성하고, 패턴 영역의 제1 불순물영역을 노출시키는 단계와, 셀 영역의 소오스/드레인과 접속된 플러그와, 패턴 영역의 제1 불순물영역과 접속된 제1 패턴을 형성하는 단계와, 결과물을 덮는 제1 층간절연막을 형성하는 단계와, 제1 층간절연막을 관통하여 셀 영역의 플러그와 접속된 비트라인을 형성하는 단계와, 결과물을 덮는 제2 층간절연막을 형성하는 단계와, 셀 영역에는 플러그와 접속된 스토리지 노드를, 패턴 영역에는 제2 및 제1 층간절연막을 관통하여 제1 패턴과 접속된 제2 패턴을 형성하는 단계, 및 결과물을 덮는 제3 층간절연막을 형성한 다음, 셀 영역의 제3 층간절연막 위에는 배선층을, 패턴 영역의 제3 층간절연막 위에는 제2 불순물영역과 접속된 제1 전극과, 제2 패턴과 접속된 제2 전극을 각각 형성하는 단계를 포함한 것을 특징으로 한다.The method of manufacturing a semiconductor memory device according to the present invention further comprises forming a word line in a cell region of a semiconductor substrate having a cell region and a pattern region in which a pattern for measuring contact resistance is formed; Forming a drain in the pattern region, forming a second impurity region in the pattern region, forming a spacer on the sidewall of the word line, and exposing the first impurity region in the pattern region. And forming a plug connected to the source / drain of the cell region, a first pattern connected to the first impurity region of the pattern region, forming a first interlayer insulating film covering the resultant, and a first interlayer insulating film. Forming a bit line connected to the plug of the cell region through the through hole; forming a second interlayer insulating layer covering the resultant; and storing storage connected to the plug in the cell region And forming a second pattern connected to the first pattern through the second and first interlayer insulating films in the pattern region, and forming a third interlayer insulating film covering the resultant, and then forming a third interlayer insulating film in the cell region. And forming a wiring layer on the third interlayer insulating film in the pattern region, and forming a first electrode connected to the second impurity region and a second electrode connected to the second pattern, respectively.

본 발명의 제조방법에 있어서, 상기 패턴 영역의 제2 불순물영역은 상기 제1 불순물영역과 접하도록 형성하고, 상기 제2 불순물영역을 형성하는 단계에서 셀 영역의 전면과, 패턴 영역의 제1 불순물영역을 덮는 제1 절연막을 형성하고, 상기 패턴 영역의 노출된 반도체기판에 제2 불순물영역을 형성한 다음, 상기 셀 영역 및 패턴 영역의 전면에 제2 절연막을 형성한다.In the manufacturing method of the present invention, the second impurity region of the pattern region is formed to be in contact with the first impurity region, and the front surface of the cell region and the first impurity of the pattern region are formed in the step of forming the second impurity region. A first insulating layer covering the region is formed, a second impurity region is formed on the exposed semiconductor substrate of the pattern region, and then a second insulating layer is formed on the entire surface of the cell region and the pattern region.

그리고, 상기 플러그 및 제1 패턴을 형성하는 단계 전에, 상기 셀 영역 및 패턴 영역의 노출된 반도체기판에 불순물이온을 주입하는 단계를 포함할 수도 있다.In addition, before the forming of the plug and the first pattern, the method may include implanting impurity ions into the exposed semiconductor substrate of the cell region and the pattern region.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.

도 1a 내지 도 1f는 본 발명에 의한 접촉저항 측정패턴을 갖는 반도체 메모리장치의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 참조부호 "A"는 셀 영역을 나타내고, "B"는 접촉저항을 측정하기 위한 패턴이 형성될 영역(이하, "패턴 영역"으로 약칭함)을 나타낸다.1A to 1F are cross-sectional views showing the manufacturing method of a semiconductor memory device having a contact resistance measurement pattern according to the present invention in accordance with a process sequence, wherein reference numeral “A” denotes a cell region and “B” denotes a cell region. The region in which a pattern for measuring contact resistance is to be formed (hereinafter, abbreviated as "pattern region") is shown.

먼저, 도 1a를 참조하면, 필드산화막(4)에 의해 활성영역과 비활성영역으로 한정된 제1 도전형의 반도체기판(2)의 셀 영역에, 절연막 및 도전막을 차례로 적층, 패터닝하여 게이트절연막(도시되지 않음)을 개재한 게이트전극(6) 및 워드라인을 형성한다. 사진공정을 이용하여 패턴 영역의 일부를 노출시키는 마스크를 형성한다. 다음에, 상기 게이트전극(6)과 마스크(도시되지 않음)를 이용하여 상기 셀 영역 및 패턴 영역의 반도체기판(2)에 제2 도전형의 불순물을 이온주입하여 셀 영역에는 저농도의 소오스/드레인(8a)을, 패턴 영역에는 불순물영역(8b)을 각각 형성한다.First, referring to FIG. 1A, an insulating film and a conductive film are sequentially stacked and patterned on a cell region of a first conductive semiconductor substrate 2 defined by a field oxide film 4, which is defined as an active region and an inactive region. Gate lines 6 and word lines are formed. A photo process is used to form a mask that exposes a portion of the pattern region. Next, a second conductivity type impurity is ion-implanted into the semiconductor substrate 2 of the cell region and the pattern region by using the gate electrode 6 and a mask (not shown), so that low concentration source / drain is applied to the cell region. (8a) and impurity regions 8b are formed in pattern regions, respectively.

다음에, 결과물의 전면에 예를 들어 산화막(10a, 10b)을 증착한 다음 사진식각 공정으로 패턴 영역의 산화막을 패터닝하여, 셀 영역의 전면과 패턴 영역의 불순물영역(8b) 위에 산화막(10a, 10b)이 잔류하도록 한다. 다음, 상기 산화막(10a, 10b)을 이온주입 마스크로 사용하여 상기 반도체기판에 제2 도전형의 불순물을 다시 주입하여 상기 패턴 영역의 반도체기판에 제2 불순물영역(12)을 형성한다. 상기 제2 불순물영역(12)은 이미 형성된 제1 불순물영역(8b)과 서로 연결된다.Next, for example, the oxide films 10a and 10b are deposited on the entire surface of the resultant, and then the oxide film of the pattern region is patterned by a photolithography process, whereby the oxide film 10a, 10b) remains. Next, a second impurity region 12 is formed on the semiconductor substrate of the pattern region by using the oxide films 10a and 10b as ion implantation masks to inject the second conductivity type impurities into the semiconductor substrate again. The second impurity region 12 is connected to the first impurity region 8b already formed.

도 1b를 참조하면, 결과물의 전면에 예를 들어 산화막(14a, 14b)을 증착한 다음, 사진공정을 이용하여 상기 산화막 위에 패턴 영역의 일부, 제1 불순물영역(8b)이 형성된 부분을 노출시키는 포토레지스트 패턴(16)을 형성한다. Referring to FIG. 1B, for example, oxide layers 14a and 14b are deposited on the entire surface of the resultant, and then a portion of the pattern region and the first impurity region 8b formed on the oxide layer are exposed using a photolithography process. The photoresist pattern 16 is formed.

도 1c를 참조하면, 상기 포토레지스트 패턴(도 1b의 16)을 마스크로 사용하여 상기 제2 스페이서용 산화막 및 제1 스페이서용 산화막에 대해 이방성식각을 실시하면, 셀 영역에 형성된 게이트전극(6)의 측벽에는 제1 및 제2 산화막으로 이루어진 스페이서(15)가 형성되고, 패턴 영역에는 제2 1불순물영역(12)의 상부에는 제2 산화막(14b)이 잔류하고, 제1 불순물영역(8b)의 표면은 노출되며, 그 외의 영역에는 제1 산화막(10b)과 제2 산화막(14b)이 잔류하게 된다.Referring to FIG. 1C, when anisotropic etching is performed on the oxide film for the second spacer and the oxide film for the first spacer using the photoresist pattern 16 of FIG. 1B as a mask, the gate electrode 6 formed in the cell region is formed. Spacers 15 formed of first and second oxide films are formed on sidewalls of the first and second oxide films 14b on top of the second impurity regions 12 in the pattern region, and the first impurity regions 8b. The surface of is exposed and the first oxide film 10b and the second oxide film 14b remain in other areas.

이어서, 반도체기판(2)의 노출된 영역에 제2 도전형의 불순물을 고농도로 이온주입하면, 셀 영역에는 고농도의 소오스/드레인(16)이 형성되고, 패턴 영역에는 제1 불순물영역(8b)에는 다시 동일한 도전형의 불순물이온이 주입되므로 그 깊이가 더욱 깊어진다.Subsequently, when a high concentration of ion is implanted into the exposed region of the semiconductor substrate 2, a high concentration source / drain 16 is formed in the cell region, and the first impurity region 8b is formed in the pattern region. Again, since the same conductivity type impurity ions are implanted, the depth becomes deeper.

도 1d를 참조하면, 결과물의 전면에 예를 들어 불순물이 도핑된 폴리실리콘막을 증착한 다음, 통상의 사진식각 공정으로 상기 폴리실리콘막을 패터닝하여 셀 영역에는 소오스/드레인과 접속된 플러그(16a)를 형성하고, 패턴 영역에는 제1 불순물영역과 접속된 저항측정용 제1 패턴(16b)을 형성한다.Referring to FIG. 1D, a polysilicon film doped with, for example, an impurity is deposited on the entire surface of the resultant, and then the polysilicon film is patterned by a conventional photolithography process. The first pattern 16b for resistance measurement connected to the first impurity region is formed in the pattern region.

도 1e를 참조하면, 플러그(16a) 및 저항측정용 제1 패턴(16b)이 형성된 셀 영역 및 패턴 영역의 전면에, 예를 들어 산화막을 증착하여 제1 층간절연막(18)을 형성한다. 다음에, 상기 제1 층간절연막을 이방성식각하여 셀 영역에 형성된 플러그(16a)의 일부와 패턴 영역에 형성된 저항측정용 제1 패턴(16b)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택홀이 형성된 셀 영역 및 패턴 영역의 전면에 예를 들어 도핑된 폴리실리콘막을 증착한 다음 이를 패터닝하여 셀 영역에는 상기 플러그(16a)와 접속된 비트라인(20a)을 형성하고, 패턴 영역에는 상기 저항측정용 제1 패턴(16b)과 접속된 저항측정용 제2 패턴(20b)을 형성한다.Referring to FIG. 1E, the first interlayer insulating film 18 is formed by depositing, for example, an oxide film on the cell region where the plug 16a and the resistance measurement first pattern 16b are formed and on the entire surface of the pattern region. Next, the first interlayer insulating layer is anisotropically etched to form a contact hole exposing a part of the plug 16a formed in the cell region and the first pattern 16b for resistance measurement formed in the pattern region. Next, a doped polysilicon film is deposited on the entire surface of the cell region and the pattern region where contact holes are formed, and then patterned to form a bit line 20a connected to the plug 16a in the cell region. In the region, a second pattern 20b for resistance measurement connected to the first pattern 16b for resistance measurement is formed.

도 1f를 참조하면, 셀 영역 및 패턴 영역의 전면을 덮는 제2 층간절연막(22)을 형성한 다음, 셀 영역의 상기 제2 층간절연막을 식각하여 상기 플러그(16a)의 일부를 노출시키는 콘택홀을 형성한다. 다음, 콘택홀이 형성된 결과물의 전면에 예를 들어 도핑된 폴리실리콘막을 증착한 다음 이를 패터닝하여, 셀 영역에 상기 플러그(16a)와 접속된 스토리지 전극을 형성한다. 이 때, 상기 스토리지 전극과 스토리지 노드 콘택 형성공정을 분리하여 진행할 수도 있고, 셀 캐패시턴스를 증가시키기 위하여, 도시된 바와 같이 스토리지 전극(24)을 실린더형 또는 다른 3차원 구조로 형성할 수도 있다.Referring to FIG. 1F, a contact hole exposing a part of the plug 16a by forming a second interlayer dielectric layer 22 covering the cell region and the entire surface of the pattern region and then etching the second interlayer dielectric layer in the cell region. To form. Next, a doped polysilicon film is deposited on the entire surface of the resultant formed contact hole, and then patterned to form a storage electrode connected to the plug 16a in the cell region. In this case, the storage electrode and the storage node contact forming process may be separated, or the storage electrode 24 may be formed in a cylindrical or other three-dimensional structure as shown in order to increase the cell capacitance.

이어서, 셀 영역 및 패턴 영역의 전면을 덮는 제3 층간절연막(26)을 형성한 다음, 통상의 사진식각 공정을 이용하여 패턴 영역의 제1 불순물영역(8b) 및 제2 불순물영역(12)을 노출시키는 콘택홀을 형성한다. 이 결과물의 전면에 배선금속, 예를 들어 알루미늄(Al)을 증착한 다음 이를 패터닝하여 셀 영역에는 배선층(28a)을 형성하고, 패턴 영역에는 접촉저항 측정용 전극(28b, 28c)을 형성한다.Subsequently, a third interlayer insulating film 26 covering the cell region and the entire surface of the pattern region is formed, and then the first impurity region 8b and the second impurity region 12 of the pattern region are formed using a conventional photolithography process. A contact hole for exposing is formed. A wiring metal, for example, aluminum (Al) is deposited on the entire surface of the resultant, and then patterned to form a wiring layer 28a in the cell region, and contact electrodes 28b and 28c for contact resistance measurement in the pattern region.

이로써, 패턴 영역에는 반도체기판에 형성된 제2 불순물영역(12)과 접속된 제1 전극(28b)과, 저항측정용 제2 패턴(20b), 제1 패턴(16b) 및 제1 불순물영역(8b)과 접속된 제2 전극(28c)이 형성된다. 따라서, 두 전극(28b, 28c) 사이의 저항을 측정하면, 실제 셀의 비트라인 콘택, 플러그, 셀 활성영역 및 소오스/드레인 영역을 지나는 전기적 통로의 접촉저항을 용이하게 측정할 수 있다.As a result, the first region 28b connected to the second impurity region 12 formed on the semiconductor substrate, the second pattern 20b for resistance measurement, the first pattern 16b, and the first impurity region 8b are formed in the pattern region. Is connected to the second electrode 28c. Therefore, by measuring the resistance between the two electrodes 28b, 28c, it is possible to easily measure the contact resistance of the electrical passage through the bit line contact, plug, cell active region and source / drain region of the actual cell.

도 2는 본 발명의 다른 실시예에 의한 방법을 도시한 단면도로서, 패턴 영역의 제2 패턴(24b)을 비트라인 콘택 형성단계에서 형성하지 않고, 스토리지 노드(24a) 형성단계에서 형성한 예를 나타낸 것이다. 이렇게 하면, 실제 셀의 스토리지 노드 콘택, 플러그, 셀 활성영역 및 소오스/드레인 영역을 지나는 경로의 저항을 측정할 수 있다.FIG. 2 is a cross-sectional view illustrating a method according to another embodiment of the present invention, in which the second pattern 24b of the pattern region is not formed in the bit line contact forming step, but is formed in the storage node 24a forming step. It is shown. In this way, the resistance of the path through the storage node contacts, plugs, cell active regions and source / drain regions of the actual cell can be measured.

상기한 바와 같이 본 발명은, 실제 셀과 같은 상황의 패턴을 형성함으로써 활성영역과 플러그, 비트라인 콘택 또는 활성영역과 플러그, 스토리지 노드 콘택을 연결하는 경로의 접촉저항을 용이하게 측정할 수 있다. 이 정보를 이용하면 실제 셀의 불량에 대해 피드백(feedback)할 수 있기 때문에, 셀 활성영역과 플러그에 관련된 공정의 피드백이 가능하여 생산성을 향상시킬 수 있는 이점이 있다.
As described above, the present invention can easily measure the contact resistance of the active area and the plug, the bit line contact, or the path connecting the active area and the plug and the storage node contact by forming a pattern of a situation such as an actual cell. By using this information, it is possible to feed back the failure of the actual cell, and thus, there is an advantage in that the productivity of the process related to the cell active area and the plug can be feedbacked.

Claims (8)

셀 영역과, 상기 셀 영역 내의 불순물영역의 저항을 측정하기 위한 패턴이 형성되는 패턴 영역을 갖는 반도체기판의 상기 셀 영역에 워드라인을 형성하는 단계;Forming a word line in the cell region of the semiconductor substrate having a cell region and a pattern region in which a pattern for measuring resistance of the impurity region in the cell region is formed; 상기 셀 영역 및 패턴 영역에 동일한 제1 불순물이온주입에 의한 저농도 소오스/드레인 및 제1 불순물영역을 각각 형성하는 단계;Forming a low concentration source / drain and a first impurity region by the same first impurity ion implantation in the cell region and the pattern region, respectively; 상기 패턴 영역에 상기 제1 불순물영역과 접하는 제2 불순물영역을 형성하는 단계;Forming a second impurity region in contact with the first impurity region in the pattern region; 상기 워드라인의 측벽에 스페이서를 형성하고, 상기 패턴 영역의 제1 불순물영역을 노출시키는 단계;Forming a spacer on a sidewall of the word line and exposing a first impurity region of the pattern region; 상기 셀 영역 및 패턴 영역에 동일한 제2 불순물이온주입에 의한 고농도 소오스/드레인 및 제3 불순물영역을 각각 형성하는 단계;Forming a high concentration source / drain and a third impurity region by the same second impurity ion implantation in the cell region and the pattern region, respectively; 상기 셀 영역의 소오스/드레인과 접속된 플러그와, 상기 패턴 영역의 제3 불순물영역과 접속된 제1 패턴을 형성하는 단계;Forming a plug connected to the source / drain of the cell region and a first pattern connected to a third impurity region of the pattern region; 상기 플러그 및 제1 패턴이 형성된 결과물을 덮는 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film covering the resultant product in which the plug and the first pattern are formed; 상기 제1 층간절연막을 관통하여 상기 셀 영역의 플러그와 접속된 비트라인과, 패턴 영역의 상기 제1 패턴과 접속된 제2 패턴을 형성하는 단계;Forming a bit line connected to the plug of the cell region through the first interlayer insulating layer and a second pattern connected to the first pattern of the pattern region; 상기 비트라인 및 제2 패턴이 형성된 결과물을 덮는 제2 층간절연막을 형성하는 단계;Forming a second interlayer insulating film covering the bit line and the resultant product on which the second pattern is formed; 상기 셀 영역의 제2 층간절연막 위에, 상기 플러그와 접속된 스토리지 노드를 형성하는 단계; 및Forming a storage node connected to the plug on the second interlayer insulating layer in the cell region; And 상기 스토리지 노드가 형성된 결과물을 덮는 제3 층간절연막을 형성한 다음, 셀 영역의 제3 층간절연막 위에는 배선층을, 상기 패턴 영역의 제3 층간절연막 위에는 상기 제2 불순물영역과 접속된 제1 전극과, 상기 제2 패턴과 접속된 제2 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.Forming a third interlayer insulating film covering the resultant of forming the storage node, and then forming a wiring layer on the third interlayer insulating film of the cell region, and a first electrode connected to the second impurity region on the third interlayer insulating film of the pattern region; And forming second electrodes connected to the second pattern, respectively. 삭제delete 제 1항에 있어서, 상기 제2 불순물영역을 형성하는 단계는,The method of claim 1, wherein the forming of the second impurity region comprises: 셀 영역의 전면과, 패턴 영역의 제1 불순물영역을 덮는 제1 절연막을 형성하는 단계와,Forming a first insulating film covering the entire surface of the cell region and the first impurity region of the pattern region; 상기 패턴 영역의 노출된 반도체기판에 제2 불순물영역을 형성하는 단계, 및Forming a second impurity region on the exposed semiconductor substrate of the pattern region, and 상기 셀 영역 및 패턴 영역의 전면에 제2 절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.And forming a second insulating film over the cell region and the pattern region. 제 1항에 있어서, 상기 플러그 및 제1 패턴을 형성하는 단계 전에,The method of claim 1, wherein before forming the plug and the first pattern, 상기 셀 영역 및 패턴 영역의 노출된 반도체기판에 불순물이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.And implanting impurity ions into the exposed semiconductor substrate of the cell region and the pattern region. 셀 영역과, 상기 셀 영역 내의 불순물영역의 저항을 측정하기 위한 패턴이 형성되는 패턴 영역을 갖는 반도체기판의 상기 셀 영역에 워드라인을 형성하는 단계;Forming a word line in the cell region of the semiconductor substrate having a cell region and a pattern region in which a pattern for measuring resistance of the impurity region in the cell region is formed; 상기 셀 영역 및 패턴 영역에 동일한 제1 불순물이온주입에 의한 저농도 소오스/드레인 및 제1 불순물영역을 각각 형성하는 단계;Forming a low concentration source / drain and a first impurity region by the same first impurity ion implantation in the cell region and the pattern region, respectively; 상기 패턴 영역에 상기 제1 불순물영역과 접하는 제2 불순물영역을 형성하는 단계;Forming a second impurity region in contact with the first impurity region in the pattern region; 상기 워드라인의 측벽에 스페이서를 형성하고, 상기 패턴 영역의 제1 불순물영역을 노출시키는 단계;Forming a spacer on a sidewall of the word line and exposing a first impurity region of the pattern region; 상기 셀 영역 및 패턴 영역에 동일한 제2 불순물이온주입에 의한 고농도 소오스/드레인 및 제3 불순물영역을 각각 형성하는 단계;Forming a high concentration source / drain and a third impurity region by the same second impurity ion implantation in the cell region and the pattern region, respectively; 상기 셀 영역의 소오스/드레인과 접속된 플러그와, 상기 패턴 영역의 제3 불순물영역과 접속된 제1 패턴을 형성하는 단계;Forming a plug connected to the source / drain of the cell region and a first pattern connected to a third impurity region of the pattern region; 상기 플러그 및 제1 패턴이 형성된 결과물을 덮는 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film covering the resultant product in which the plug and the first pattern are formed; 상기 제1 층간절연막을 관통하여 상기 셀 영역의 플러그와 접속된 비트라인을 형성하는 단계;Forming a bit line through the first interlayer insulating layer and connected to the plug of the cell region; 상기 비트라인이 형성된 결과물을 덮는 제2 층간절연막을 형성하는 단계;Forming a second interlayer insulating film covering a resultant product on which the bit lines are formed; 상기 셀 영역에는 상기 플러그와 접속된 스토리지 노드를, 상기 패턴 영역에는 상기 제2 및 제1 층간절연막을 관통하여 상기 제1 패턴과 접속된 제2 패턴을 형성하는 단계; 및Forming a storage node connected to the plug in the cell region and a second pattern connected to the first pattern through the second and first interlayer insulating layers in the pattern region; And 상기 스토리지 노드 및 제2 패턴이 형성된 결과물을 덮는 제3 층간절연막을 형성한 다음, 셀 영역의 제3 층간절연막 위에는 배선층을, 패턴 영역의 제3 층간절연막 위에는 상기 제2 불순물영역과 접속된 제1 전극과, 상기 제2 패턴과 접속된 제2 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.After forming a third interlayer insulating film covering the storage node and the resultant on which the second pattern is formed, a wiring layer is formed on the third interlayer insulating film of the cell region, and a first interconnected layer is formed on the third interlayer insulating film of the pattern region. And forming an electrode and a second electrode connected to the second pattern, respectively. 삭제delete 제 5항에 있어서, 상기 제2 불순물영역을 형성하는 단계는,The method of claim 5, wherein the forming of the second impurity region comprises: 상기 셀 영역의 전면과, 패턴 영역의 제1 불순물영역을 덮는 제1 절연막을 형성하는 단계와,Forming a first insulating film covering the entire surface of the cell region and the first impurity region of the pattern region; 상기 패턴 영역의 노출된 반도체기판에 제2 불순물영역을 형성하는 단계, 및Forming a second impurity region on the exposed semiconductor substrate of the pattern region, and 상기 셀 영역 및 패턴 영역의 전면에 제2 절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.And forming a second insulating film over the cell region and the pattern region. 제 5항에 있어서, 상기 플러그 및 제1 패턴을 형성하는 단계 전에,The method of claim 5, wherein before forming the plug and the first pattern: 상기 셀 영역 및 패턴 영역의 노출된 반도체기판에 불순물이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.And implanting impurity ions into the exposed semiconductor substrate of the cell region and the pattern region.
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