KR20010046865A - 변복조 시스템의 부호화 및 복호화 장치 - Google Patents

Abstract

본 발명은 서로 다른 두 종류 이상의 컨벌루션 부호를 동시에 사용하는 유무선의 통신 시스템에서 여분의 보류된 비트(Reserved bit)를 이용하여 테일 비트수의 차이를 일치시키고 동시에 부호화 성능을 향상시키는 기술에 관한 것이다.

이러한 본 발명의 목적은, L비트로 이루어진 하나의 데이터 블록이 입력될 때 그 데이터블록에 (K-1)개의 테일비트를 삽입하는 테일비트 삽입부(12)와; 상기 테일비트 삽입부(12)의 출력신호에 대해 컨벌루션 부호화를 수행하는 하나의 컨벌루션 부호화기 또는 병렬 혹은 직렬 연쇄 컨벌루션 부호화기로 이루어진 엔코더(13)와; 상기 데이터블록이 입력될 때 그 데이터블록에 (K1-K2)개의 보류된 비트를 삽입하는 보류비트 삽입부(14)와; 상기 보류비트 삽입부(14)의 출력신호에 대해 (K2-1)개의 테일비트를 삽입하는 테일비트 삽입부(15)와; 상기 테일비트 삽입부(15)의 출력신호에 대해 컨벌루션 부호화를 수행함에 있어서 테일 비트의 관계가 K1>K2인 경우, 출력 비트수를 일치시키 위해 (K1-K2)개의 보류된 비트를 사용하는 하나의 컨벌루션 부호화기 또는 병렬 혹은 직렬 연쇄 컨벌루션 부호화기로 이루어진 엔코더(16)에 의해 달성된다.

Description

변복조 시스템의 부호화 및 복호화 장치{ENCODING AND DECODING APPARATUS FOR MODULATION AND DEMODULATION SYSTEM}

본 발명은 서로 다른 두 종류 이상의 컨벌루션 부호를 동시에 사용하는 유무선의 통신 시스템에서 테일 비트(Tail bit)를 일치시키는 기술에 관한 것으로, 특히 여분의 보류된 비트(Reserved bit)를 사용하여 테일 비트수를 일치시키고 동시에 부호화 성능을 향상시키는데 적당하도록한 변복조 시스템의 부호화 및 복호화 장치에 관한 것이다.

차세대 이동통신 시스템에서는 다양한 전송 속도와 서비스 품질을 만족시킬 수 있도록 하기 위하여, 한 가지 이상의 오류정정 부호를 사용하는 추세에 있다. 특히 차세세 이동통신시스템(예: IMT-2000)들은 다음의 두 가지 컨벌루션 부호 즉, 기존의 컨벌루션 부호(Convolutional code)나, 병렬 연쇄(Parallel concatenated) 컨벌루션 부호(일명: Turbo code) 혹은 직렬 연쇄(Serially concatenated) 컨벌루션 부호를 사용하였다.

이때, 사용된 컨벌루션 부호의 트렐리스를 한 데이터 블록 내에서 약정된 상태로 종료시키기 위하여 테일 비트들을 한 데이터 블록의 종단 부분에 사용하는 것이 일반적이며, 구속장이 K인 컨벌루션 부호의 경우 (K-1)개의 테일 비트를 필요로 한다. 그런데, 시스템의 성능과 복잡도들이 고려되어 선택된 다른 종류의 컨벌루션 부호들의 트렐리스를 종료시키기 위해 필요한 테일 비트의 수는 일반적으로 다르다.

그러나, 종래기술에 의한 부호화 기술에 있어서는 차이가 나는 테일 비트들의 수를 맞추어 주기 위해 여분의 보류된 비트들에 대해 무작위 데이터를 사용하게 되어 있어 그 여분의 보류된 비트들의 효율적인 사용을 기대할 수 없고, 부호화의 성능 향상에 기여하지 못하는 결함이 있었다.

따라서, 본 발명의 목적은 서로 다른 두 종류 이상의 컨벌루션 부호를 동시에 사용하는 유무선의 통신 시스템에서 별다른 하드웨어의 추가 없이 여분의 보류된 비트들을 효율적으로 처리하여 부호/복호화 성능도 함께 향상시키는 변복조 시스템의 부호화 및 복호화 장치를 제공함에 있다.

도 1은 본 발명에 의한 변복조 시스템의 부호화 장치의 일실시 예시 블록도.

도 2의 (a)-(d)는 K1>K2인 경우 데이터블록과 테일비트 사이의 보류비트 삽입예를 보인 데이터 포맷도.

도 3의 (a)-(d)는 K1>K2인 경우 데이터블록 사이의 최적화된 위치에 보류된 비트가 삽입되는 예를 보인 데이터 포맷도.

도 4는 N개의 시스템적 컨벌루션 부호화 기능을 갖는 병렬 연쇄 부호화기의 블록도.

도 5는 두 개의 컨벌루션 부호화기를 갖는 직렬 연쇄 부호화기의 블록도.

도 6은 6개의 테일 비트를 필요로 하는 병렬 연쇄 컨벌루션 부호화기의 블록도.

도 7은 두 개의 컨벌루션 부호화 기능을 갖는 병렬 연쇄 부호화기의 블록도.

도 8은 본 발명에 의한 변복조 시스템의 복호화 장치의 일실시 예시 블록도.

도 9는 도 8에 대한 복호화 과정의 신호 흐름도.

도 10a-10f는 데이터 블록과 테일 비트 사이에 보류된 비트를 삽입하여 모의 실험을 한 결과를 나타낸 표.

도 11a-11f는 데이터 블록의 중간 위치에 보류된 비트를 삽입하여 모의 실험한 결과를 나타낸 표.

도 12는 도 10 및 도 11의 모의 실험을 위해 사용된 구속장 4인 엔코더의 블록도.

***도면의 주요 부분에 대한 부호의 설명***

11 : 데이터블록 출력부 12,15 : 테일비트 삽입부

13,16 : 엔코더 14 : 보류비트 삽입부

81 : 디인터리버 82,84 : 인터리버

83,85 : 디코더 86,88 : 램

87,89 : 롬

본 발명의 제1특징에 따르면, 여분의 보류된 비트들의 활용 방안으로써 부호화기(Encoder)에서 여분의 보류된 비트들을 위하여 무작위 데이터가 아닌 약정된 비트들을 사용한다.

본 발명의 제2특징에 따르면, 상기 제1특징에 따른 보류된 비트들의 활용 방안으로써 부호화기에서 여분의 보류된 비트들의 사용 위치는, 데이터 블록과 테일 비트 사이이다.

본 발명의 제3특징에 따르면, 상기 제1특징에 따른 보류된 비트들의 활용 방안으로써 부호화기에서 여분의 보류된 비트들의 사용 위치는, 비트 에러 레이트(BER: Bit Error Rate)나 프레임 에러 레이트(FER: Frame Error Rate) 관점에서 성능을 최적화 시키는 임의의 데이터 블록 사이이다.

본 발명의 제4특징에 따르면, 상기 제1특징에 따른 보류된 비트들의 활용 방안은, 부호화기에서 이미 알려진 비트(약정된 비트)를 사용함으로써 여분의 보류된 비트들에 대하여 복호기가 미리 알게 되는 정보를 복호 과정에서 활용하는 것이다.

본 발명의 제5특징에 따르면, 제1-4 특징에 따른 보류된 비트들의 활용 방안으로써 인터리버를 같이 사용하는 병렬 혹은 직렬 연쇄 컬벌루션 부호화기가 사용되는 시스템에 적용되는 경우, 복호기는 복호시에 미리 알게 된 정보를 반복적인 복호(Iterative decoding) 과정을 통해 더욱 더 효율적으로 사용하게 되는 것이다.

본 발명의 제6특징에 따르면, 상기 제5특징에 따른 보류된 비트들의 활용 방안으로써 인터리버를 같이 사용하는 병렬 혹은 직렬 연쇄 컨벌루션 부호화기가 사용되는 시스템에 적용되는 경우, 복호기는 반복적인 복호(Iterative decoding)를 수행할 때 미리 알려진 여분의 보류된 비트들에 대한 정보를 그 보류된 비트들의 발생 확률 비율을 근거로 반영하는 것이다.

이하, 첨부한 도면을 참조하여 본 발명에 의한 부호 및 복호 장치의 구성 및 작용을 설명한다.

도 1은 본 발명의 목적을 달성하기 위한 변복조 시스템의 부호화 장치의 일실시 예시 블록도로서 이에 도시한 바와 같이, L비트로 이루어진 하나의 데이터 블록을 연속적으로 출력하는 데이터블록 출력부(11)와; 상기 데이터블록 출력부(11)에서 출력되는 데이터블록의 출력 경로를 절환하는 스위치(SW1)와; 상기 스위치(SW1)를 통해 데이터블록이 입력될 때 그 데이터블록에 (K-1)개의 테일비트를 삽입하는 테일비트 삽입부(12)와; 상기 테일비트 삽입부(12)의 출력신호에 대해 컨벌루션 부호화를 수행하는 하나의 컨벌루션 부호화기 또는 병렬 혹은 직렬 연쇄 컨벌루션 부호화기로 이루어진 엔코더(13)와; 상기 스위치(SW1)를 통해 데이터블록이 입력될 때 그 데이터블록에 (K1-K2)개의 보류된 비트를 삽입하는 보류비트 삽입부(14)와; 상기 보류비트 삽입부(14)의 출력신호에 대해 (K2-1)개의 테일비트를 삽입하는 테일비트 삽입부(15)와; 상기 테일비트 삽입부(15)의 출력신호에 대해 컨벌루션 부호화를 수행함에 있어서 테일 비트의 관계가 K1>K2인 경우, 출력 비트수를 일치시키 위해 (K1-K2)개의 보류된 비트를 사용하는 하나의 컨벌루션 부호화기 또는 병렬 혹은 직렬 연쇄 컨벌루션 부호화기로 이루어진 엔코더(16)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 2 내지 도 12를 참조하여 상세히 설명하면 다음과 같다.

예를 들어, 엔코더(13)는 (K1-1)개의 테일 비트가 필요하고 엔코더(16)는 (K2-1)개의 테일 비트가 필요하며 그 테일 비트의 관계가 K1>K2인 경우, 두 엔코더(13),(16)의 출력 비트수를 일치시키 위해 그 엔코더(16)에서는 (K1-K2)개의 보류된 비트가 사용된다.

상기 엔코더(13)는 하나의 컨벌루션 부호화기로 구현될 수도 있고, 병렬 혹은 직렬 연쇄 컨벌루션 부호화기로 구현될 수도 있다. 이와 마찬가지로 또 다른 엔코더(16)도 하나의 컨벌루션 부호화기로 구현될 수도 있고, 병렬 혹은 직렬 연쇄 컨벌루션 부호화기로 구현될 수도 있다.

상기의 설명에서와 같이 변복조 시스템에 병렬 연쇄 컨벌루션 부호화기가 사용될 경우 도 4에서와 같이 적어도 두 개 이상의 시스템적 부호화기(Systematic Convolutional Coder)(42A-42N)를 구비하게 된다. 또한, 상기 변복조 시스템에 직렬 연쇄 컨벌루션 부호화기가 사용될 경우 도 5에서와 같이 두 개의 컨벌루션 부호화기(51),(54)를 구비하게 된다.

데이터블록 출력부(11)에서 L비트 단위의 데이터 블록이 출력되는데, 그 L=376이고, 엔코더(13)는 8개의 테일 비트를 필요로 하는 컨벌루션 부호화기 이며, 엔코더(16)는 6개의 테일 비트를 필요로 하는 병렬 연쇄 컨벌루션 부호화기로 가정한다. 도 6은 6개의 테일 비트를 필요로 하는 연쇄 컨벌루션 부호화기의 일실시 구현 예를 보인 블록도이다. 이와 같은 경우 상기 엔코더(16)는 2개의 보류된 비트가 필요하다.

보류된 비트들이 삽입되는 위치를 도 2를 참조하여 설명하면 다음과 같다.스위치(SW1)가 고정단자(a)에 단락될 때 데이터블록 출력부(11)에서 출력되는 도 2의 (a)와 같은 L비트의 데이터가 그 스위치(SW1)를 통해 테일비트 삽입부(12)에 공급되어 도 2의 (b)와 같이 (K-1)개의 테일 비트들이 추가된 후 상기 엔코더(13)에 공급되어 부호화 처리된다.

또한, 상기 스위치(SW1)가 고정단자(b)에 단락될 때에는 상기 데이터블록 출력부(11)에서 출력되는 도 2의 (a)와 같은 L비트의 데이터가 그 스위치(SW1)를 통해 테일비트 삽입부(14)에 공급되어 도 2의 (c)와 같이 (K1-K2)개의 보류된 비트들이 추가되고, 이후 다음 단의 테일비트 삽입부(15)에 공급되어 도 2의 (d)와 같이 (K2-1)개의 테일 비트들이 추가된 다음 상기 엔코더(16)에 공급되어 부호화 처리된다.

도 7은 상기 엔코더(16)와 관련하여 보류된 비트들이 삽입되는 과정을 나타낸 것이다. 즉, 도 1에서 스위치(SW1)가 고정단자(b)에 단락될 때, 데이터블록 출력부(11)에서 순차적으로 출력되는 데이터블록이 그 스위치(SW1)의 고정단자(b)를 통해 가산기(71)에 공급되어 보류된 2개의 비트가 부가된 후 한편으로는 가산기(72)에 공급되어 3개의 테일비트가 부가된 다음 시스템적 부호화기(73)를 통해 부호화 처리되고, 다른 한편으로는 인터리버(74)를 통해 가산기(75)에 공급되어 3개의 테일비트가 부가된 후 시스템적 부호화기(76)를 통해 부호화 처리된다. 이렇게 부호화된 각각의 데이터가 2단의 펑처링 패턴(77),(78)을 통해 펑쳐링되는데, 첫 번째의 펑처링 패턴(77)은 테일비트를 포함하지 않으며, 두 번째의 펑처링 패턴(78)는 테일비트를 위한 펑쳐링 패턴이다.

도 3은 본 발명의 다른 실시 예를 보인 것으로, 이는 상기 도 2와 달리 보류된 비트들을 데이터 블록내 데이터 사이의 최적화된 위치에 삽입한다. 여기서, '최적화된 위치'란 비트 에러(Bit Error) 또는 프레임 에러(Frame Error)를 평균적으로 감소시키는 위치를 의미하며, 이러한 위치는 모의실험 결과를 근거로 한다.

이와 같은 과정을 통해 생성된 부호들이 변조된 후 소정의 통신 채널을 통해 수신기측으로 전송되어 복호기에서 복호처리 된다.

복호화 과정에서는 '비터비 알고리즘' 형태의 최대 확률 복호 알고리즘이 사용되며, 연판정 출력값을 이용하는 반복적인 복호 알고리즘(Iterative decoding algorithm)을 사용하는 경우 효율성을 더욱 향상시킬 수 있다.

사용될 수 있는 '비터비 알고리즘' 형태의 연판정 출력값을 이용하는 반복적인 복호 알고리즘의 예로써, Maximum a Posteriori (MAP) algorithm, Soft-Output Viterbi algorithm (SOVA), Max-Log-MAP algorithm 등이 있다.

상기 비터비 알고리즘 형태의 연판정 출력값을 이용하는 반복적인 복호 알고리즘은 복호 과정에서 데이터 블록이 부호화되기 전의 신호의 발생 확률비를 사용한다. 예로써, 도 1의 데이터블록 출력부(11)에서 출력되는 데이터블록(P1)의 신호가 "1" 또는 "-1"인 이진 신호일 경우 다음의 (식1)의 확률비나 (식2)의 확률비의 로그값이 반복적인 복호 알고리즘에서 사용된다.

--------------- (식1)

--------------_--(식2)

상기 연판정 출력값을 이용하는 반복적인 복호 알고리즘이 사용될 때, 보류된 비트들에 대하여 미리 알려진 사실을 상기 (식1)이나 (식2)에 의해 정의된 값에 반영하여 반복적인 복호 과정을 수행하게 된다.

즉, 상기 (식1)과 (식2)의 값을 다음의 (식3),(식4)와 같이 결정하여 보류된 비트들에 대하여 미리 복호기에 알려진 사실을 반영하게 된다.

------------(식3)

------------(식4)

상기 (식3),(식4)에서은 엔코더(16)를 위한 2개의 보류된 비트들이다. 또한, 상기 (식3),(식4)에서 △는에 해당하는 전송 데이터를 복호 할 때 다른 데이터들의 영향에 의해 오류가 발생하지 않을 정도의 큰 값으로 설정된 양수이다. 참고로, 복조 시스템이 복호 알고리즘을 수행하는데 허락되는 최대의 양수값을 사용할 때 가장 이상적인 성능을 나타낸다.

도 8은 상기 보류된 비트들에 대하여 알고 있는 정보를 상기 (식3)이나 (식4)에 의하여 활용하는 반복적인 복호 알고리즘을 사용하는 복호기의 일실시 구현예를 나타낸 것이다. 여기서, 두 디코더(83),(85)는 복호 알고리즘을 소정 횟수 동안 반복 수행함과 동시에 그때마다 갱신되는와(또는과) 값들을 저장하고 있는 램(86),(88)을 이용하게 된다.

이때,(또는) 값들은 반복적으로 수행되는 복호 알고리즘에 의해 계산된 값으로 갱신되지만,과(혹은과)의 값들은 상기 (식3)이나 (식4)에 의하여 정의된 값으로 상기 램(86),(88) 상의 정해진 위치에 반복적으로 기록된다.

상기에서과(혹은과) 값들의 반복적인 기록과정을 도 9를 참조하여 설명하면 다음과 같다.

예를 들어, 도 1의 엔코더(16)가 도 6에서와 같이 6개의 테일비트를 필요로 하는 병렬 연쇄 컨벌루션 부호화기로 구현되는 경우, 소정의 전송채널을 통해 그 엔코더(16)로부터 부호화 처리된 벡터신호가 입력되는데, 이때, 램(86)의 모든 값들을 σ으로 초기화 시키고, 롬(87)에서 선택된 값을 그 램(86)의 주소 중 보류된 비트(Reserved bit)의 해당 주소에 라이트(write)한다.(S1-S3)

이때, 디코더(83)에서는 상기 램(86)에 라이트된 값을 이용하여 입력 벡터신호를 디코딩하고, 이로부터 출력되는 신호가 인터리버(84)에 의해 인터리빙된 후 또 다른 램(88)에 라이트되고, 이때, 롬(89)에서 선택된 값을 그 램(88)의 주소 중 보류된 비트의 해당 주소에 라이트한다.(S4-S7)

디코더(85)에서는 상기 램(88)에 라이트된 값을 이용하여 입력신호를 디코딩하게 되는데, 이 입력신호란 상기 벡터신호가 인터리버(82)를 통해 인터리빙된 신호와 상기 인터리버(84)의 출력신호, 상기 벡터신호를 의미한다.(S8)

이와 같은 복호화 처리과정을 기 설정된 횟수만큼 반복적으로 수행하게 되는데, 아직 기 설정된 횟수에 도달되지 않은 경우 상기 디코더(85)의 출력신호를 디인터리버(81)를 통해 디인터리빙한 다음 상기 램(86)에 라이트하여 상기 제3스텝(S3)으로 복귀하여 상기의 과정을 반복 수행하게 된다.(S9-S11)

그러나, 상기와 같은 복호화 처리과정이 기 설정된 횟수만큼 반복 수행된 경우(수행된 복호화 횟수=K)에는 결정 변수값( Decision variable)을 계산하고, 그 계산된 결과를 근거로 하여 변수값(예: +1 또는 -1)을 결정하게 된다.(S12,S13)

한편, 도 10a-10f는 도 2와 같이 데이터 블록과 테일 비트 사이에 상기와 같은 과정을 통해 보류된 비트를 삽입하여 모의 실험을 한 결과를 나타낸 것으로, 보류된 비트를 각각 "0","1","10","11"로 할 때 프레임 에러 수와 비트 에러 수가 랜덤 비트를 사용하는 경우에 비하여 적게 나타남을 알 수 있다.

또한, 도 11a-11f는 상기 도 3과 같이 데이터 블록의 중간 위치에 보류된 비트를 삽입하여 모의 실험한 결과를 나타낸 것이다. 이때, 보류된 비트들의 삽입 위치는 모의 실험 결과를 근거로 BER과 FER을 적절히 향상시킬 수 있는 최적화된 곳으로 선정하게 된다.

도 12는 상기 도 10 및 도 11의 모의 실험을 위해 사용된 구속장 4인 엔코더(Recursive convolutional encoder)를 나타낸 것이다.

상기의 제1실시예에서 사용된 엔코더(16)의 병렬 연쇄 컨볼루션 부호화기 대신에 직렬 연쇄 부호화기가 사용하여도 동일하게 적용될 수 있다.

상기 제1,2 실시예에서 사용된 반복적인 복호 알고리즘 대신 경판정 출력값을 갖는 비터비 알고리즘을 사용할 수 있다. 이와 같은 경우 상기과(혹은과) 값들의 기록은 복호를 시작하기 전에 한번만 수행된다.

이상에서 상세히 설명한 바와 같이 본 발명은, 서로 다른 두 종류 이상의 컨벌루션 부호를 동시에 사용하는 유무선의 통신 시스템에서 차이가 나는 테일 비트들의 수를 맞추어 주기 위해 보류된 비트들을 삽입할 때 데이터 블록과 테일비트 사이에 삽입하거나, 비트 에러율 또는 프레임 에러율 관점에서 성능을 최적화 시키는 데이터 블록의 사이에 삽입함으로써 부호화 성능을 함께 향상시킬 수 있는 효과가 있다. 또한, 복호화 과정에서는 약정된 보류 비트들을 활용함으로써 복호화 효율을 향상시킬 수 있는 효과가 있다. 또한, 인터리버를 같이 사용하는 병렬 혹은 직렬 연쇄 컨벌루션 부호화기가 사용되는 시스템에 적용되는 경우, 복호시 미리 알게 되는 정보를 반복적인 복호화 과정에 이용함으로써 복호화 성능이 더욱 향상되는 효과가 있다.

Claims (5)

1. 서로 다른 종류의 컨벌루션 부호화기가 동시에 사용되는 부호화 장치에 있어서, 소정 비트의 데이터 블록에 대해 테일비트를 삽입하는 제1테일비트 삽입부와, 상기 제1테일비트 삽입부의 출력신호에 대해 컨벌루션 부호화를 수행하는 제1부호화기를 포함하는 제1부호화 수단과; 상기 소정 비트의 데이터 블록에 대해 상기 제1부호화 수단과의 출력 비트수를 일치시키기 위해 미리 약정되어진 보류된 비트를 삽입하는 보류비트 삽입부와, 상기 보류비트 삽입부의 출력신호에 대해 테일비트를 삽입하는 제2테일비트 삽입부와, 상기 제2테일비트 삽입부의 출력신호에 대해 컨벌루션 부호화를 수행하는 제2부호화기를 포함하는 제2부호화 수단으로 구성한 것을 특징으로 하는 변복조 시스템의 부호화 장치.
2. 제1항에 있어서, 보류비트 삽입부는 보류된 비트를 데이터 블록 내의 데이터들 사이에 삽입하되, 비트 에러 또는 프레임 에러를 평균적으로 감소시키는 최적화 된 위치에 삽입하도록 구성한 것을 특징으로 하는 변복조 시스템의 부호화 장치.
3. 제2항에 있어서, 최적화 된 위치는 모의실험에 의해 결정되는 것임을 특징으로 하는 변복조 시스템의 부호화 장치.
4. 제1항에 있어서, 제2부호화 수단은 순차적으로 입력되는 데이터블록에 대해 보류된 소정 개수의 비트를 삽입하는 가산기(71)와; 상기 가산기(71)의 출력신호에 대해 일정 개수의 테일비트를 삽입하는 가산기(72)와; 상기 가산기(72)의 출력신호를 부호화 처리하는 시스템적 부호화기(73)와; 상기 순차적으로 입력되는 데이터블록을 인터리빙하는 인터리버(74)와; 상기 인터리버(74)의 출력신호에 대해 소정 개수의 테일비트를 삽입하는 가산기(75)와; 상기 가산기(75)의 출력신호를 부호화 처리하는 시스템적 부호화기(76)와; 상기 두 시스템적 부호화기(73),(75)의 출력신호를 펑쳐링하는 2단의 펑처링 패턴(77),(78)으로 구성된 일련의 병렬 연쇄 컨벌루션 부호화기임을 특징으로 하는 변복조 시스템의 부호화 장치.
5. 소정 개수의 테일비트를 필요로 하는 병렬 연쇄 컨벌루션 부호화기에 대응되는 복호화기를 구현함에 있어서, 전송 채널을 통해 상기 부호화기로부터 부호화 처리된 벡터신호가 입력될 때 기 저장된 모든 값들이 초기화 되고, 롬(87)에서 선택된 값이 보류된 비트의 해당 주소에 라이트되는 램(86)과; 상기 램(86)에 라이트된 값을 이용하여 상기 입력 벡터신호를 디코딩하는 디코더(83)와; 상기 디코더(83)의 출력신호를 인터리빙하는 인터리버(84)와; 상기 인터리빙된 신호가 라이트된 후 롬(89)에서 선택된 값이 보류된 비트의 해당 주소에 라이트되는 램(88)과; 상기 램(88)에 라이트된 값을 이용하여, 인터리빙된 벡터신호, 상기 인터리버(84)의 출력신호 및 벡터신호를 부호화 처리하는 디코더(85)와; 상기 디코더(85)의 출력신호를 디인터리빙한 다음 상기 램(86)에 라이트하는 디인터리버(81)를 통해 기 설정된 횟수만큼 부호화 과정을 수행한 다음 결정 변수값을 계산하도록 구성한 것을 변복조 시스템의 복호화 장치.