KR20010045220A - Write latency control circuit - Google Patents

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KR20010045220A
KR20010045220A KR1019990048427A KR19990048427A KR20010045220A KR 20010045220 A KR20010045220 A KR 20010045220A KR 1019990048427 A KR1019990048427 A KR 1019990048427A KR 19990048427 A KR19990048427 A KR 19990048427A KR 20010045220 A KR20010045220 A KR 20010045220A
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KR1019990048427A
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이중호
신현수
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박종섭
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Abstract

PURPOSE: A write latency control circuit is provided to perform an efficient control as to a write control system, and to prevent a collision of output signals when a read operation continues at the second clock after write. CONSTITUTION: The circuit includes: the first and the second latch part(22,23) latching write command signals with a clock signal generated by an external clock; the first inverter inverting an output signal of the first latch part; the first NOR gate(25) performing a NOR operation by receiving an output signal of the second latch part and a read data signal; the second inverter(26) inverting an output signal of the first NOR gate; the second NOR gate(27) performing a NOR operation by receiving the output signals of the first and the second inverter; a delay part(28) delaying an output signal of the second NOR gate and the output signal of the second inverter and a clock bar signal from the external; the first control inverter(29) passing a signal delayed in the delay part when an external control signal is "LOW" according to the clock signal from the external; the third NOR gate(30) outputting an output signal by receiving the output signals of the first control inverter and the second inverter; the second control inverter(31) outputting an output signal of the third NOR gate when a clock signal is "LOW" according to the control signal; the second NAND gate(32) performing a NAND operation by receiving an output signal of the third NOR gate and a control signal; and the third NAND gate(33) outputting a final output signal by performing a NAND operation of an output signal of the second NAND gate and the output signal of the second latch part. The delay part is constituted with a D-flip flop and delays the signal by 1.5 tCK.

Description

라이트 레이턴시 제어 회로{write latency control circuit}Write latency control circuit

본 발명은 더블 데이터 레이트 싱크로너스 디램(Doule Data Rate Synchronous Dynamic Random Access Memory, 이하 DDR DRAM 이라 한다)에 관한 것으로, 특히 라이트 레이턴시(write latency)의 효과적인 제어를 하는데 적당한 라이트 레이턴시 제어 회로에 관한 것이다.The present invention relates to a Double Data Rate Synchronous Dynamic Random Access Memory (hereinafter referred to as DDR DRAM), and more particularly, to a write latency control circuit suitable for effective control of write latency.

일반적으로 SDRAM은 메모리 칩의 모든 동작이 클럭에 동기되어 이루어지며, 클럭의 라이징 에지(rising edge)만을 사용하여 데이터의 리드/라이트 동작을 수행하므로 데이터의 전송속도가 늦다.In general, the SDRAM performs all operations of a memory chip in synchronization with a clock. Since the read / write operation of data is performed using only the rising edge of the clock, the data transfer speed is slow.

반면에 DDR SDRAM은 클럭의 라이징 에지(rising edge) 및 폴링 에지(falling edge) 모두를 사용하여 데이터의 리드/라이트 동작을 수행하는 시스템 체계를 갖추고 있어 상기 SDRAM에 비해 데이터의 전송속도가 2배 빠르다.On the other hand, DDR SDRAM has a system system that performs read / write operations of data using both the rising and falling edges of the clock, resulting in twice the data transfer speed compared to the SDRAM. .

이하, 첨부된 도면을 참고하여 종래의 라이트 레이턴시 제어 회로를 설명하면 다음과 같다.Hereinafter, a conventional light latency control circuit will be described with reference to the accompanying drawings.

도 1은 종래의 라이트 레이턴스 제어 회로를 나타낸 회로도이다.1 is a circuit diagram illustrating a conventional light latency control circuit.

도 1에 도시한 바와 같이, 외부의 코멘드 신호들(CST, RASB, CAST)을 입력으로 받아 논리 연산하여 출력신호(RWCS)를 출력하는 제 1 NADN 게이트(11)와, 상기 제 1 NAND 게이트(11)의 RWCS 출력신호와 라이트 인에이블 바 신호(WEB) 및 외부의 클럭에 의해 발생된 클럭신호(CCLK)를 받아 래치하여 출력신호(RWWI)를 출력하는 제 1 래치(Latch)부(12)와, 상기 제 1 NAND 게이트(11)의 RWCS 출력신호와 라이트 인에이블 신호(WET) 및 클럭 신호(CCLK)를 받아 래치하여 출력신호(RWRTI)를 출력하는 제 2 래치(Latch)부(13)와, 상기 제 1 래치부(12)의 출력신호(RWWI)를 반전시키어 출력하는 제 1 인버터(14)와, 상기 제 2 래치부(13)의 출력신호(RWRTI)와 외부의 리드 데이터 신호(RD)를 받아 논리 연산하여 출력하는 제 1 NOR 게이트(15)와, 상기 제 1 NOR 게이트(15)의 출력신호를 반전시키어 출력하는 제 2 인버터(16)와, 상기 제 1 인버터(14) 및 제 2 인버터(16)의 출력신호를 입력으로 받아 논리 연산하여 출력하는 제 2 NOR 게이트(17)와, 상기 제 2 NOR 게이트(17)의 출력신호 및 외부의 클럭 바 신호(BCLK)를 받아 일정시간 딜레이시키는 두 개의 제 1, 제 2 D-플립플롭으로 구성된 딜레이부(18)와, 상기 딜레이부(18)의 출력신호와 외부의 클럭 바 신호(BCLK)를 받아 논리 연산하여 출력신호(RWI)를 출력하는 제 2 NAND 게이트(19)와, 상기 제 2 NAND 게이트(19)의 출력신호(RWI)와 제 2 래치부(13)의 출력신호(RWRBI)를 입력으로 받아 논리 연산하여 최종적인 출력신호(RWI)를 출력하는 제 3 NAND 게이트(20)를 포함하여 구성된다.As illustrated in FIG. 1, a first NADN gate 11 for receiving external command signals CST, RASB, and CAST as an input and performing a logical operation to output an output signal RWCS, and the first NAND gate ( A first latch unit 12 for receiving and latching the RWCS output signal, the write enable bar signal WEB, and the clock signal CCLK generated by an external clock of 11) and outputting the output signal RWWI. And a second latch unit 13 which receives and outputs the RWCS output signal, the write enable signal WET, and the clock signal CCLK of the first NAND gate 11 to output the output signal RWRTI. And a first inverter 14 for inverting and outputting the output signal RWWI of the first latch unit 12, an output signal RWRTI of the second latch unit 13, and an external read data signal ( A first NOR gate 15 that receives RD and performs a logic operation and outputs the second NOR gate 15 that inverts and outputs an output signal of the first NOR gate 15. 6) a second NOR gate 17 for receiving logic signals and outputting the output signals of the first inverter 14 and the second inverter 16, and the output signals of the second NOR gate 17; And a delay unit 18 including two first and second D-flip flops that receive an external clock bar signal BCLK for a predetermined time delay, an output signal of the delay unit 18, and an external clock bar signal. A second NAND gate 19 that receives BCLK and performs a logic operation to output the output signal RWI, an output signal RWI of the second NAND gate 19, and an output signal of the second latch unit 13. And a third NAND gate 20 that receives the RRWBI as an input and performs a logical operation to output the final output signal RWI.

여기서 상기 제 2 NAND 게이트(19)를 거친 출력신호(RWI)는 라이트 패스(Write Path)이고, 제 3 NAND 게이트(20)를 거친 최종적인 출력신호(RWI)는 리드 패스(Read Path)이다.The output signal RWI passing through the second NAND gate 19 is a write path, and the final output signal RWI passing through the third NAND gate 20 is a read path.

상기와 같이 구성된 종래의 라이트 레이턴시 제어 회로에서 라이트 레이턴시 1로 인해, 라이트 코멘드 신호(CST, RASB, CAST 등)가 입력되면 기본적으로 1주기(1tCK)이후에 데이터가 입력되며, 데이터 입력 경로(Data Input Path)를 거쳐서 이븐(Even)과 오더(Odd) 데이터로 분리되는데 1tCK가 요구된다. 따라서 총 2tCK 이후에 라이트 관련 기본 제어(control) 신호들이 동기 되어 발생된다.In the conventional light latency control circuit configured as described above, when the light command signal (CST, RASB, CAST, etc.) is input due to the light latency 1, data is input after 1 cycle (1tCK) basically, and the data input path (Data 1tCK is required to separate the Even and Order data through the Input Path. Therefore, after a total of 2tCK, light-related basic control signals are generated in synchronization.

즉, 도 2는 라이트 레이턴시 제어 회로의 동작 파형도이다.2 is an operation waveform diagram of the write latency control circuit.

도 2에서와 같이, 라이트 컴맨드 신호(CST, RASB, CAST 등)를 외부의 클럭 CLK에 의해 발생된 클럭신호 CCLK에 의해 제 1, 제 2 래치부(12,13)에서 래치시킨 후, 2tCK 만큼 딜레이부(18)를 이용하여 딜레이시키면 필요로 하는 출력신호(RWI(I=뱅크 0,1,2,3))를 발생할 수 있다.As shown in Fig. 2, the write command signals CST, RASB, and CAST are latched by the first and second latch units 12 and 13 by the clock signal CCLK generated by an external clock CLK, and then 2tCK. Delay using the delay unit 18 can generate the required output signal RWI (I = banks 0, 1, 2, 3).

즉, 라이트시 WEB가 Low, RWCS는 High이면, 이때 내부클럭 CCLK에 의해 제 1 래치부(12)에서 RWWI 신호가 발생된다. 이 RWWI 신호는 내부클럭 BCLK에 의해 동기되어 2tCK 지연된 후 RWI를 발생한다.That is, when the web is low and the RWCS is high at the time of writing, the RWWI signal is generated in the first latch unit 12 by the internal clock CCLK. This RWWI signal is synchronized by the internal clock BCLK to generate RWI after a 2tCK delay.

그리고 리드시 WET가 Low, RWCS는 High이면, 이때 내부클럭 CCLK에 의해 RWRBI 신호가 발생한다. 이 RWRBI 신호는 다른 지연 없이 직접 RWI를 발생시킨다.When WET is low and RWCS is high at read time, an RWRBI signal is generated by the internal clock CCLK. This RWRBI signal generates the RWI directly without any other delay.

도 3은 종래의 라이트-리드 인터럽트시 논리오류를 나타낸 타이밍도이다.3 is a timing diagram illustrating a logic error in a conventional write-read interrupt.

그러나 상기와 같은 종래의 라이트 레이턴시 제어 회로에 있어서 다음과 같은 문제점이 있었다.However, the above conventional light latency control circuit has the following problems.

즉, 라이트후 두 번째 클럭에 의해 인터럽트 되었을 때 논리오류를 유발하게 된다. 다시 말하면, 라이트에 의해 2클럭후에 출력신호가 발생되며, 또 한 리드에 의한 출력신호는 클럭 지연 없이 발생되어 출력신호가 서로 충돌하게 된다.That is, a logic error occurs when interrupted by the second clock after writing. In other words, the output signal is generated after two clocks by the write, and the output signal by the read is generated without a clock delay so that the output signals collide with each other.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 라이트 제어계에 대한 효과적인 제어를 할 수 있도록 한 라이트 레이턴시 제어 회로를 제공하는데 그 목적이 있다.An object of the present invention is to provide a light latency control circuit capable of effective control of a light control system, which has been devised to solve the conventional problems as described above.

도 1은 종래의 라이트 레이턴스 제어 회로를 나타낸 회로도1 is a circuit diagram showing a conventional light latency control circuit

도 2는 라이트 레이턴시 제어 회로의 동작 파형도2 is an operation waveform diagram of a write latency control circuit;

도 3은 종래의 라이트-리드 인터럽트시 논리오류를 나타낸 타이밍도3 is a timing diagram showing a logic error in a conventional write-read interrupt

도 4는 본 발명에 의한 라이트 레이턴시 제어 회로를 나타낸 회로도4 is a circuit diagram showing a light latency control circuit according to the present invention.

도 5는 RWi 신호에 대한 라이트/리드 경로의 타이밍도5 is a timing diagram of the write / lead path for the RWi signal.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 제 1 NAND 게이트 22 : 제 1 래치부21: first NAND gate 22: first latch portion

23 : 제 2 래치부 24 : 제 1 인버터23: second latch portion 24: first inverter

25 : 제 1 NOR 게이트 26 : 제 2 인버터25: first NOR gate 26: second inverter

27 : 제 2 NOR 게이트 28 : 딜레이부27: second NOR gate 28: delay unit

29 : 제 1 콘트롤 인버터 30 : 제 3 NOR 게이트29: first control inverter 30: third NOR gate

31 : 제 2 콘트롤 인버터 32 : 제 2 NAND 게이트31 second control inverter 32 second NAND gate

33 : 제 3 NAND 게이트33: third NAND gate

상기와 같은 목적을 달성하기 위한 본 발명에 의한 라이트 레이턴시 제어 회로는 라이트 코멘드 신호들을 외부클럭에 의해 발생된 클럭신호로 래치하여 출력하는 제 1, 제 2 래치부와, 상기 제 1 래치부의 출력신호를 반전시키어 출력하는 제 1 인버터와, 상기 제 2 래치부의 출력신호와 외부의 리드 데이터 신호를 받아 논리 연산하여 출력하는 제 1 NOR 게이트와, 상기 제 1 NOR 게이트의 출력신호를 반전시키어 출력하는 제 2 인버터와, 상기 제 1 인버터 및 제 2 인버터의 출력신호를 입력으로 받아 논리 연산하여 출력하는 제 2 NOR 게이트와, 상기 제 2 NOR 게이트의 출력신호 및 제 2 인버터의 출력신호와 외부의 클럭 바 신호를 받아 일정시간 딜레이시키는 딜레이부와, 상기 외부의 클럭신호에 따라 외부의 제어신호가 "로우"일 때 딜레이부에서 딜레이된 신호를 통과하는 제 1 콘트롤 인버터와, 상기 제 1 콘트롤 인버터와 제 2 인버터의 출력신호를 입력으로 받아 출력신호를 출력하는 제 3 NOR 게이트와, 상기 제어신호에 따라 클럭신호가 "로우"일 때 제 3 NOR 게이트의 출력신호를 출력하는 제 2 콘트롤 인버터와, 상기 제 3 NOR 게이트의 출력신호와 제어신호를 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트와, 상기 제 2 NAND 게이트의 출력신호와 제 2 래치부의 출력신호를 입력으로 받아 논리 연산하여 최종적인 출력신호를 출력하는 제 3 NAND 게이트를 포함하여 구성됨을 특징으로 한다.The write latency control circuit according to the present invention for achieving the above object comprises a first and a second latch unit for latching and outputting the write command signals to a clock signal generated by an external clock, and an output signal of the first latch unit. A first inverter for inverting and outputting the first inverter, a first NOR gate for receiving and outputting an output signal of the second latch unit and an external read data signal, and outputting the inverted output signal of the first NOR gate; A second inverter, a second NOR gate that receives the output signals of the first inverter and the second inverter as an input, and outputs a logic operation; an output signal of the second NOR gate, an output signal of the second inverter, and an external clock bar A delay unit for receiving a signal for a predetermined time and a signal delayed by the delay unit when an external control signal is "low" according to the external clock signal A first NOR gate passing through the first control inverter, a third NOR gate receiving the output signals of the first control inverter and the second inverter as inputs, and outputting an output signal; and when the clock signal is " low " A second control inverter for outputting an output signal of a 3 NOR gate, a second NAND gate for receiving a logic operation and outputting an output signal and a control signal of the third NOR gate, and an output signal of the second NAND gate; And a third NAND gate configured to receive an output signal of the second latch unit as an input and perform a logic operation to output a final output signal.

이하, 첨부된 도면을 참고하여 본 발명에 의한 라이트 레이턴시 제어 회로를 보다 상세히 설명하면 다음과 같다.Hereinafter, the light latency control circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 의한 라이트 레이턴시 제어 회로를 나타낸 회로도이다.4 is a circuit diagram showing a light latency control circuit according to the present invention.

도 4에 도시한 바와 같이, 외부의 코멘드 신호들(CST, RASB, CAST)을 입력으로 받아 논리 연산하여 출력신호(RWCS)를 출력하는 제 1 NAND 게이트(21)와, 상기 제 1 NAND 게이트(21)의 RWCS 출력신호와 라이트 인에이블 바 신호(WEB) 및 외부의 클럭에 의해 발생된 클럭신호(CCLK)를 받아 래치하여 출력신호(RWWI)를 출력하는 제 1 래치(Latch)부(22)와, 상기 제 1 NAND 게이트(21)의 RWCS 출력신호와 라이트 인에이블 신호(WET) 및 클럭 신호(CCLK)를 받아 래치하여 출력신호(RWRTI)를 출력하는 제 2 래치(Latch)부(23)와, 상기 제 1 래치부(22)의 출력신호(RWWI)를 반전시키어 출력하는 제 1 인버터(24)와, 상기 제 2 래치부(23)의 출력신호(RWRTI)와 외부의 리드 데이터 신호(RD)를 받아 논리 연산하여 출력하는 제 1 NOR 게이트(25)와, 상기 제 1 NOR 게이트(25)의 출력신호를 반전시키어 출력하는 제 2 인버터(26)와, 상기 제 1 인버터(24) 및 제 2 인버터(26)의 출력신호를 입력으로 받아 논리 연산하여 출력하는 제 2 NOR 게이트(27)와, 상기 제 2 NOR 게이트(27)의 출력신호 및 제 2 인버터(26)의 출력신호와 외부의 클럭 바 신호(BCLK)를 받아 일정시간 딜레이시키는 D-플립플롭으로 구성된 딜레이부(28)와, 상기 외부의 클럭신호(BCLK)에 따라 외부의 제어신호(BCLKB)가 "로우"일 때 딜레이부(28)에서 딜레이된 신호를 통과하는 제 1 콘트롤 인버터(29)와, 상기 제 1 콘트롤 인버터(29)와 제 2 인버터(26)의 출력신호를 입력으로 받아 출력신호를 출력하는 제 3 NOR 게이트(30)와, 상기 제어신호(BCLKB)에 따라 클럭신호(BCLK)가 "로우"일 때 제 3 NOR 게이트(30)의 출력신호를 출력하는 제 2 콘트롤 인버터(31)와, 상기 제 3 NOR 게이트(30)의 출력신호와 제어신호(BCLKB)를 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트(32)와, 상기 제 2 NAND 게이트(32)의 출력신호(RWI)와 제 2 래치부(23)의 출력신호(RWRTI)를 입력으로 받아 논리 연산하여 최종적인 출력신호(RWI)를 출력하는 제 3 NAND 게이트(33)를 포함하여 구성된다.As shown in FIG. 4, a first NAND gate 21 that receives external command signals CST, RASB, and CAST as an input and performs a logic operation to output an output signal RWCS, and the first NAND gate ( A first latch unit 22 for receiving and latching the RWCS output signal, the write enable bar signal WEB, and the clock signal CCLK generated by an external clock and outputting the output signal RWWI; And a second latch unit 23 for receiving and latching the RWCS output signal, the write enable signal WET, and the clock signal CCLK of the first NAND gate 21 to output the output signal RWRTI. And a first inverter 24 for inverting and outputting the output signal RWWI of the first latch unit 22, an output signal RWRTI of the second latch unit 23, and an external read data signal ( A first NOR gate 25 that receives RD and performs a logical operation and outputs the second NOR gate 25 that inverts and outputs an output signal of the first NOR gate 25. 6) a second NOR gate 27 for receiving logic signals and outputting the output signals of the first inverter 24 and the second inverter 26 and an output signal of the second NOR gate 27; And a delay unit 28 configured to receive an output signal of the second inverter 26 and an external clock bar signal BCLK for a predetermined time delay, and an external unit according to the external clock signal BCLK. When the control signal BCLKB is " low ", the first control inverter 29 passing through the signal delayed by the delay unit 28, and the output signals of the first control inverter 29 and the second inverter 26; Outputs the output signal of the third NOR gate 30 when the clock signal BCLK is " low " according to the control signal BCLKB. The second control inverter 31 and the output signal and the control signal (BCLKB) of the third NOR gate 30 is received as a logic operation The second NAND gate 32, the output signal RWI of the second NAND gate 32, and the output signal RWRTI of the second latch unit 23 as inputs, and perform a logic operation to generate a final output signal. And a third NAND gate 33 for outputting (RWI).

상기와 같이 구성된 본 발명에 의한 라이트 경로(Write Path)는 라이트 코맨드(CST, RASB, CAST)를 외부클럭(CLK)에 의해 발생된 클럭신호(CCLK)로 제 1, 제 2 래치부(22,23)에서 래치시킨 후, 딜레이부(28)를 통해 1.5tCK만큼 지연시키어 출력신호(RWi(i는 뱅크 0,1,2,3))를 발생한다. 나머지 0.5tCK는 딜레이를 사용하여 타이밍(Timing)을 조절한다.The write path according to the present invention configured as described above includes the write commands CST, RASB, and CAST as the clock signal CCLK generated by the external clock CLK. After latching at 23, the delay unit 28 delays by 1.5 tCK to generate the output signal RWi (i is banks 0, 1, 2, 3). The remaining 0.5tCK uses a delay to adjust the timing.

먼저, 라이트시 WEB가 Low, RWCS는 High이면, 이때 내부클럭(CCLK)에 의해 RWWi가 발생한다. 이 RWWi는 내부클럭(BCLK)에 의해 동기되어 1.5tCK 지연된 후 출력신호(RWi)를 출력한다.First, when WEB is Low and RWCS is High at the time of writing, RWWi is generated by the internal clock CCLK. The RWWi outputs an output signal RWi after a 1.5 tCK delay in synchronization with the internal clock BCLK.

이어, 리드시 WET가 Low, RWCS는 High이면, 이때 내부클럭(CCLK)에 의해 RWRBi가 발생한다. 이 RWRBi는 다른 지연없이 직접 출력신호(RWi)를 발생시킨다.Subsequently, when WET is low and RWCS is high at read time, RWRBi is generated by the internal clock CCLK. This RWRBi generates the output signal RWi directly without any delay.

즉, 도 5는 RWi 신호에 대한 라이트/리드 경로의 타이밍도이다.That is, FIG. 5 is a timing diagram of the write / lead path for the RWi signal.

이상에서 설명한 바와 같이 본 발명에 의한 라이트 레이턴시 제어 회로는 다음과 같은 효과가 있다.As described above, the write latency control circuit according to the present invention has the following effects.

즉, 기존의 라이트 구성은 노멀 리드/라이트 동작에는 정상동작 하지만, 라이트후 2번째 클럭에서 리드 동작이 연속(인터럽트 오퍼레이션)될 경우에 출력신호의 충돌이 발생된다.That is, the conventional write configuration normally operates for the normal read / write operation, but when the read operation is continued (interrupt operation) at the second clock after writing, an output signal collision occurs.

그러나 본 발명의 회로 방식은 라이트후 1.5사이클에서 출력신호가 발생하므로 이러한 충돌을 방지할 수 있다.However, the circuit method of the present invention can prevent such a collision since an output signal is generated at 1.5 cycles after writing.

따라서 출력신호의 충돌을 방지하기 위한 인위적인 보완회로들이 불필요하며, 0.5사이클의 타이밍 마진(timing margin)이 있어서 회로설계가 더욱 용이하다.Therefore, artificial complementary circuits are not necessary to prevent the collision of the output signal, and the circuit margin is easier because there is a timing margin of 0.5 cycles.

Claims (2)

라이트 코멘드 신호들을 외부클럭에 의해 발생된 클럭신호로 래치하여 출력하는 제 1, 제 2 래치부와,First and second latch units for latching and outputting the write command signals into a clock signal generated by an external clock; 상기 제 1 래치부의 출력신호를 반전시키어 출력하는 제 1 인버터와,A first inverter for inverting and outputting the output signal of the first latch unit; 상기 제 2 래치부의 출력신호와 외부의 리드 데이터 신호를 받아 논리 연산하여 출력하는 제 1 NOR 게이트와,A first NOR gate that receives an output signal of the second latch unit and an external read data signal and outputs a logic operation; 상기 제 1 NOR 게이트의 출력신호를 반전시키어 출력하는 제 2 인버터와,A second inverter for inverting and outputting an output signal of the first NOR gate; 상기 제 1 인버터 및 제 2 인버터의 출력신호를 입력으로 받아 논리 연산하여 출력하는 제 2 NOR 게이트와,A second NOR gate configured to receive output signals of the first inverter and the second inverter as inputs, and perform logical operation on the output signals; 상기 제 2 NOR 게이트의 출력신호 및 제 2 인버터의 출력신호와 외부의 클럭 바 신호를 받아 일정시간 딜레이시키는 딜레이부와,A delay unit configured to receive the output signal of the second NOR gate, the output signal of the second inverter, and an external clock bar signal for a predetermined time delay; 상기 외부의 클럭신호에 따라 외부의 제어신호가 "로우"일 때 딜레이부에서 딜레이된 신호를 통과하는 제 1 콘트롤 인버터와,A first control inverter passing through the delayed signal in the delay unit when the external control signal is "low" according to the external clock signal; 상기 제 1 콘트롤 인버터와 제 2 인버터의 출력신호를 입력으로 받아 출력신호를 출력하는 제 3 NOR 게이트와,A third NOR gate configured to receive output signals of the first control inverter and the second inverter as inputs, and output an output signal; 상기 제어신호에 따라 클럭신호가 "로우"일 때 제 3 NOR 게이트의 출력신호를 출력하는 제 2 콘트롤 인버터와,A second control inverter for outputting an output signal of the third NOR gate when the clock signal is "low" according to the control signal; 상기 제 3 NOR 게이트의 출력신호와 제어신호를 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트와,A second NAND gate configured to receive the output signal and the control signal of the third NOR gate as inputs and perform a logic operation; 상기 제 2 NAND 게이트의 출력신호와 제 2 래치부의 출력신호를 입력으로 받아 논리 연산하여 최종적인 출력신호를 출력하는 제 3 NAND 게이트를 포함하여 구성됨을 특징으로 하는 라이트 레이턴시 제어 회로.And a third NAND gate configured to receive an output signal of the second NAND gate and an output signal of the second latch unit as an input, and perform a logic operation to output a final output signal. 제 1 항에 있어서, 상기 딜레이부는 D-플립플롭으로 구성되며 1.5tCK만큼 딜레이시키는 것을 특징으로 하는 라이트 레이턴시 제어 회로.The light latency control circuit of claim 1, wherein the delay unit comprises a D-flip flop and delays by 1.5 tCK.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100748461B1 (en) * 2006-09-13 2007-08-13 주식회사 하이닉스반도체 Circuit and method for inputting data in semiconductor memory apparatus
US7742345B2 (en) 2006-09-13 2010-06-22 Hynix Semiconductor Inc. Data input circuit of semiconductor memory apparatus and method of inputting the data

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