KR20010041186A - 디지털 상관기 - Google Patents

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KR20010041186A
KR20010041186A KR1020007009244A KR20007009244A KR20010041186A KR 20010041186 A KR20010041186 A KR 20010041186A KR 1020007009244 A KR1020007009244 A KR 1020007009244A KR 20007009244 A KR20007009244 A KR 20007009244A KR 20010041186 A KR20010041186 A KR 20010041186A
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이바노프블라디미르엔.
마라쉰빅토르아이.
포베르엔위데니스지.
소쉰미카일피.
쉐브사에비치보리스브이.
시린미카일유.
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윤종용
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Abstract

본 발명은 무선 항법 분야에 관한 것으로, 특히 L1/F1 주파수 영역에서 C/A 코드의 신호를 수신하여 상관 처리하는 위성 무선 항법 시스템 GPS 및 GLONASS의 의사잡음 신호를 수신하는 수신기의 디지털 상관기에 관한 것이다. 본 발명에 따른 수신기의 디지털 상관기는 GLONASS 신호를 정확히 주파수 분할하기 위한 의사 조파 성분의 세기와 이를 위한 간단한 장치를 이용하여 중간 주파수의 사인 및 코사인 근사값을 구하게 되므로 GLONASS 시스템의 신호를 정확히 주파수 분할할 수 있다.

Description

디지털 상관기{DIGITAL CORRELATOR}
SRNS GLONASS(참조 [1]: "Global Navigational Satellite System "GLONASS". Interface Control Document. KNITTS VKS Russia", 1995) 및 GPS(참조 [2]: "Global Position System. Standard Positioning Service. Signal Specification." USA, 1993) 디지털 의사잡음 신호 수신기는 물체의 위치(경도, 위도, 높이)와 시간을 결정하는 데에 널리 이용되고 있다. SRNS GPS와 SRNS GLONASS는 인접한 주파수 영역을 사용하지만 서로 다른 의사잡음 변조 코드를 사용하고, 시스템 내에서 각종 위성 신호들을 GPS는 코드 분할을 하고 GLONASS는 주파수 분할을 한다는 점에서 기본적인 차이가 있다. SRNS GPS에서 위성들은 L1 주파수 영역에서 1575.42MHz의 동일한 반송 주파수에서 서로 다른 의사잡음 코드에 의해 변조된 신호를 전송한다. 반면에, SRNS GLONASS에서 위성들은 F1 주파수 영역에서 GPS 신호에 인접한 서로 다른 반송 문자 주파수에서 동일한 의사잡음 코드에 의해 변조된 신호를 전송한다. SRNS GLONASS 시스템에서 문자 주파수의 정격값은 다음 규칙에 따라 설정된다.
f,i= f,0+ ixㅿf
여기서 f,i는 문자 주파수의 정격값,
f,0은 제로 문자 주파수,
i는 문자 번호, 그리고
ㅿf는 문자 주파수 사이의 간격을 나타낸다.
영역 Ft의 주파수의 경우, f,0= 1602 MHz이고 ㅿf = 0.5625 MHz이다.
이와 같은 차이에도 불구하고, SRNS GPS 시스템과 SRNS GLONASS 시스템은 명칭(designation), 위성의 궤도그룹의 탄도 구조, 그리고 사용하는 주파수 영역이 같기 때문에 이들 두 시스템의 신호를 모두 수신할 수 있는 통합 수신기를 제작하는 것과 관련된 문제점을 해결할 수 있다. 따라서, 최상의 형태 절대값을 가지고 위성의 동작 위치를 선택할 수 있으므로 물체의 위치를 결정함에 있어서 높은 신뢰도, 확실성 및 정확성을 얻을 수 있다(참조 [3]: 1993년, 모스크바, "Radio i Syaz"의 V.S. Shebshaevich, P.P. Dmitriev, N.V. Ivantsevich 등에 의해 저술된 간행물 "Network Satellite Systems"의 160 페이지). 이를 위해서는, 구조의 간략화와 최소화를 위하여 한 개의 수신기에서 SRNS GPS 신호와 GLONASS 신호를 모두 수신하고 상관 처리할 수 있는 장치의 필요성이 절실하다. 따라서, SRNS GLONASS 신호의 특징으로부터 기인하는 근본적인 문제는 최소의 장비를 가지고 통합 수신기 내에서 SRNS GLONASS 신호를 주파수 분할하는 것으로서, 이는 본 발명이 이루고자 하는 목적에 해당한다. SRNS GPS 신호와 SRNS GLONASS 신호를 모두 수신하는 일반적인 통합 수신기(참조 [4]: 1995년 9월 12-15일자, 미국 CA, Palm Springs에서 Riley S., Howard N., Aardoom E., Daly P., Silvestrin P.에 의해 저술된 "A Combined GPS/GLONASS High Precision Receiver for Space Applications", 페이지 835-844)는 안테나, 무선 주파수 변환기, 다중채널 디지털 상관기, 및 프로세서로 구성된다. 통합 수신기의 무선 주파수 변환기는 각 시스템의 신호를 위한 별개의 중간 주파수 채널을 구비한다. 안테나와 무선 주파수 변환기는 SRNS 신호를 수신하고, 주파수를 선택하고, 증폭하고, 중간 주파수(IF)로 하향 변환시키고, 아날로그-디지털(A-D) 변환기를 이용하여 디지털 형태의 신호를 변환시킨다. SRNS GLONASS 신호용 통합 수신기에서 무선 주파수 변환기의 IF 채널은 주파수 대역이 넓어서 출력단에서 SRNS GLONASS 시스템의 모든 문자 주파수 신호를 동시에 전송할 수 있다. 그러므로, SRNS GLONASS 시스템의 IF 채널 출력단에서 출력되는 신호는 유용한 신호들과 함께 모든 가시적인 위성들에서 수신되는 고주파수 신호와, 변동 잡음 신호와 여러 가지 간섭 신호들을 합한 것이기 때문에, 이후에 디지털 상관기에서 디지털 처리하는 동안에 서로 다른 문자를 갖는 신호들을 주파수 분할해야 한다. 무선 주파수 변환기의 A-D 변환기의 출력단에서 출력되는 SRNS GLONASS 디지털 신호와 GPS 디지털 신호는 다중채널 디지털 상관기의 입력단으로 인가되어 시간에 따라 디지털화되어 디지털 상관기 채널에서 할당된다. 도 1은 종래의 기술에 따라 SRNS GPS 신호와 SRNS GLONASS 신호를 수신하는 통합 수신기의 일반적인 디지털 상관기를 나타내는 블록도이다.
도 1에 나타낸 바와 같이, SRNS 신호 수신기의 디지털 상관기는 N 개의 채널 l(l1, l2, ..., lN)로 구성된다. N 개의 모든 채널 l(l1, l2, ..., lN)과 함께 채널 l의 제 1 및 제 2 신호 입력단과 클럭 입력단(클럭 신호 F의 입력단)은 상호 연결되어 각각 디지털 상관기의 제 1 신호 입력단, 제 2 신호 입력단, 클럭 입력단 및 입출력단을 형성한다. 디지털 상관기의 각 채널 l은 SRNS GPS 신호와 SRNS GLONASS 신호를 스위칭하는 스위치보드(2), 데이터 교환 장치(3), 디지털 혼합기(4), 상관기(디지털 복조기)(5)(6)(7)(8), 저장 장치(9)(10)(11)(12), 디지털 제어 반송파 발생기(13), 디지털 제어 코드 발생기(14), C/A 코드 발생기(15)(GPS 및 GLONASS), 프로그램 가능 지연 라인(16), 및 제어 레지스터(17)로 구성된다. 스위치보드(2)의 제 1 및 제 2 신호 입력(디지털 SRNS GPS 신호의 입력과 디지털 SRNS GLONASS 신호의 입력)은 각각 채널 l의 제 1 및 제 2 신호 입력을 형성한다. 데이터 교환 장치(3)의 데이터 입출력은 채널 l의 입출력을 형성한다. 저장 장치(9)(10)(11)(12), 디지털 제어 반송파 발생기(13), 디지털 제어 코드 발생기(14), 및 프로그램 가능 지연 라인(16)의 클럭 입력은 채널 l의 클럭 입력을 형성한다. 데이터 교환 장치(3)는 적당한 입출력 버스를 통하여 저장 장치(9)(10)(11)(12), 디지털 제어 반송파 발생기(13)의 제어 입력단, 제어 레지스터(17)의 제어 입력단, 디지털 제어 코드 발생기(14)의 제어 입력단, C/A 코드 발생기(15)의 제 1 입력단과 함께 SRNS 신호 수신기(프로세서는 도 1에 도시되어 있지 않음)에 연결된다. C/A 코드 발생기(15)의 제 2 입력단은 디지털 제어 코드 발생기(14)의 출력에 연결된다. SRNS 신호를 스위칭하는 스위치보드(2)의 제어 입력단은 제어 레지스터(17)의 출력단 중에서 어느 하나에 연결된다. 제어 레지스터(17)의 다른 출력단은 프로그램 가능 지연 라인(16)과 C/A 코드 발생기(15)의 입력단에 연결된다. 스위치보드(2)의 출력은 디지털 혼합기(4)의 신호 입력단에 연결되고, 디지털 혼합기(4)의 기준 입력단은 디지털 제어 반송파 발생기(13)의 출력단에 연결된다. 디지털 혼합기(4)의 제 1 및 제 2 출력단은 디지털 상관기(디지털 복조기)(5)(6)와 디지털 상관기(디지털 복조기)(7)(8)의 제 1 (신호) 입력단에 연결된다. 디지털 상관기(디지털 복조기)(5)(7)와 디지털 상관기(디지털 복조기)(6)(8)의 제 2 (기준) 입력단들은 신호 입력단이 SRNS GPS/GLONASS C/A 코드를 발생하는 C/A 코드 발생기의 출력단에 연결되어 있는 프로그램 가능 지연 라인(16)의 SRNS GPS/GLONASS C/A 코드의 정확한 사본 "P"와 차이값 사본 "E-L(Early-Late)" 또는 초기 사본 "E"의 출력단에 각각 연결된다. 상관기(디지털 복조기)(5)(6)(7)(8)의 출력은 각각 저장 장치(9)(10)(11)(12)의 입력에 연결된다. 종래의 장치에 있어서 디지털 상관기의 각 채널 l은 다음과 같이 동작한다. 먼저, SRNS GPS/GLONASS의 2비트 중간 주파수 신호 샘플들이 샘플률 F로 스위치보드(2)의 신호 입력단에 인가된다. 프로세서의 명령이 데이터 교환 장치(3)를 통하여 제어 레지스터(17)로 전송되면, 스위치보드(2)는 2비트 SRNS GPS/GLONASS 신호들을 그 출력단과 연결시킨다. 디지털 제어 반송파 발생기(13)는 소정의 SRNS GLONASS 문자의 IF 신호나 SRNS GPS IF 신호의 위상값을 정형시킨다. 이 때, SRNS GPS IF 신호의 이진 코드는 프로세서에 의해 데이터 교환 장치(3)를 통하여 보내진다. 그리고, 디지털 제어 반송파 발생기(13)는 이들 위상값을 디지털 혼합기(4)의 기준 입력단으로 인가한다.
인가된 위상값을 이용하여, 디지털 혼합기(4)는 소정의 SRNS GLONASS 문자의 사인 및 코사인 IF 신호 또는 SRNS GPS의 사인 및 코사인 IF 신호를 생성하고, 수신된 2비트 SRNS GPS/GLONASS 신호를 상기 발생된 사인 및 코사인 값과 곱(혼합)하여 수신 신호의 직각 성분과 동위상 성분을 복원하고, 그 스펙트럼을 기본 주파수 대역(제로 주파수)으로 변형시키고, 주파수 승산의 결과를 제 1 (직교) 및 제 2 (동위상) 출력단에 각각 인가한다. 디지털 상관기(디지털 복조기)(5)(7)와 디지털 상관기(디지털 복조기)(6)(8)는 수신 신호들을 각각 SRNS GPS/GLONASS의 C/A 코드의 정확한 사본 "P"와 차이값 사본 "E-L(Early-Late)" 또는 초기 사본 "E"와 상관시킨다. 이들 코드의 사본들은 (데이터 교환 장치(3)를 통하여) 프로세서에 의해 제어되는 프로그램 가능 지연 라인(16)에 의해 생성되고, C/A 코드의 초기 사본과 후기 사본 간의 간격을 C/A 코드의 문자의 시간의 0.1에서 1.0까지 변경할 수 있다. 따라서, 코드 추적 시스템에서 "소폭 판별기(소폭 상관기)"가 형성된다(참조 [5]: A. J. Van Dierendonck., Pat. Fenton and Tom Ford. Theory and Performance of Narrow Correlator Spacing in a GPS Receiver Navigation: Journal of the Institute of Navigation, Vol. 39, No. 3, 1982; 참조 [6]: USA. Patent 5,390,207, cl. G01 S 5/02, H04B 7/185, published 14.02.95.,(Fenton, A. J. Van Dierendonck, "Pseudorandom noise ranging receiver which compensates for multipath distortion dynamically adjusting the time delay spacing between early and later correlators"); 참조 [7]: USA Patent 5,495,499, cl. H04 L9/00, published 27.02.96 (Fenton, A. J. Van Dierendonck, "Pseudorandom noise ranging receiver which compensates for multipath distortion dynamically adjusting the time delay spacing between early and later correlators")). SRNS GPS/GLONASS 위성 신호의 기준 의사랜덤 C/A 코드는 디지털 제어 코드 발생기(14)의 출력단으로부터 1,023 MHz의 코드 클럭 주파수(GPS의 경우)와 0.511 MHz의 코드 클럭 주파수(GLONASS의 경우)가 인가되는 기준 C/A 코드 발생기(15)에 의해 생성된다. 생성된 의사랜덤 코드 시퀀스와 코드 클럭 주파수 값은 프로세서가 데이터 교환 장치(3)를 통하여 이들 발생기의 입력단을 제어하는 명령에 따라서 선택된다. 신호의 상관 결과는 저장 장치(9)(10)(11)(12)에 저장된다. 입력 신호의 정확한 사본과 차이값 사본을 가지고 동작하는 경우, 저장 장치(9)는 입력 신호의 정확한 사본의 직교 상관 성분(Qp)을 저장하고, 저장 장치(10)는 입력 신호의 차이값 사본의 직교 상관 성분(Qd)을 저장하고, 저장 장치(11)는 입력 신호의 정확한 사본의 동위상 상관 성분(Ip)을 저장하고, 저장 장치(12)는 입력 신호의 차이값 사본의 동위상 상관 성분(Id)을 저장한다. 저장 장치(9)(10)(11)(12)에 저장되는 데이터는 프로세서가 데이터 교환 장치(3)를 통하여 주기적으로 읽어들인다. 프로세서는 모든 신호 처리 알고리즘 즉, 신호를 탐색하고, 반송파와 코드를 추적하고, 서비스 정보를 수신하는 등의 알고리즘을 수행한다. 저장 기간은 C/A 코드의 주기 즉, 1 ms에 해당한다. 신호 처리 결과를 이용하여, 프로세서는 각 채널 l의 동작을 제어하여 디지털 제어 반송파 발생기(13)에 반송파 주파수의 추정치를 전송하고, 디지털 제어 코드 발생기(14)에 코드 클럭 주파수를 전송한다. 서로 다른 여러 SRNS GLONASS 문자 신호의 주파수 분할과 GPS 신호의 주파수 선택은 디지털 제어 반송파 발생기(13), 디지털 혼합기(4) 및 저장 장치(9)(10)(11)(12)의 연합 동작을 통하여 종래의 디지털 상관기에서 수행된다. 디지털 제어 반송파 발생기(13)는 소정의 SRNS GLONASS 문자의 IF 신호나, 이진 코드가 데이터 교환 장치(3)를 통하여 프로세서에 의해 공급되는 SRNS GPS IF 신호의 위상값을 형성한다. 디지털 혼합기(4)는 위상치로부터 코사인값과 사인값을 얻고, 2비트 수신 신호를 중간 주파수 신호의 직교 성분("코사인"과 "사인")과 곱한다. 반면에, 저역 필터의 역할을 하는 저장 장치(9)(10)(11)(12)는 기본 주파수 대역에서 신호의 직교 성분을 선택하여 디지털 혼합기(4)가 동작하는 중에 의사 신호를 억제한다. 수신 신호를 디지털 변환하는 동안에, 디지털 중간 주파수 신호 "사인"과 "코사인"은 디지털 혼합기(4)에서 사용된다. 이 때, 수신 신호의 주파수 분할은 디지털 혼합기(4)에 수신되는 IF 신호 "사인"과 "코사인"의 근사값에 의존한다. 그러는 동안, 전력을 25 dB의 범위에서 변화시킬 수 있는 서로 다른 여러 SRNS GLONASS 문자 신호를 정확하게 분리하기 위해서는 중간 주파수의 "사인" 및 "코사인" 값에서 의사 조파 성분들이 중간 주파수 신호의 기본 조파 전력에 대하여 마이너스 29 내지 30 dB을 초과해서는 않된다. 이로써, 소정의 문자를 수신하는 동안에 다른 문자들의 신호가 수신되지 않는다. 실제로 SRNS GPS/GLONASS 통합 수신기의 디지털 상관기에 사용되는 중간 주파수의 사인 및 코사인 근사값은 도 2에 나와 있다. 이 근사값은 특히 종래의 디지털 상관기 구조(도 1)가 적용되는 GEC PLESSEY사의 디지털 상관기 "GP2021"에서 구현된다(참조 [8]: GEC PLECCEY Semiconductors, GLOBAL POSITION, Products Handbook, 1996년 8월). 도 2에 나와 있는 사인 및 코사인 IF 신호의 근사값에 있어서, 이들 신호의 스펙트럼에서 의사 조파 세기의 계산 결과는 표 1에 나타나 있다. 표 1에서, 이 근사값의 스펙트럼은 7 번째, 9 번째, 15 번째 및 17 번째 조파로 구성된다. 이 때, 조파 세기는 기본 조파의 세기보다 16 dB, 19 dB, 23.5 dB 및 24.6 dB만큼 낮다. 통합 수신기에서 모든 문자들의 신호는 고주파수 변환기 신호의 광역 GLONASS 신호 출력단에서 동시에 얻을 수 있으며 그 전력은 26 dB만큼 다를 수 있으므로, 기지 근사값을 이용하면 디지털 제어 반송파 발생기(13)에서 합성되는 기준 신호의 단일 조파에서 다른 문자 신호를 소정의 문자 신호와 함께 동시에 수신할 수 있다. 디지털 혼합기(4)와 저장 장치(9)(10)(11)(12)의 출력단에서 이들 신호의 전력은 소정의 문자 신호의 세기보다 클 수 있다. SRNS GLONASS에서 허용되는 신호의 주파수 분할에 이상이 발생하면 수신기 장치에 고장을 일으킬 수 있다.
본 발명은 무선 항법에 관한 것으로, 특히 L1/F1 주파수 영역에서 위성 무선 항법 시스템인 (SRNS) GPS(미국) 및 GLONASS(러시아)의 C/A 코드의 신호를 수신하고 상관 처리하기 위하여 이들 시스템의 신호를 수신하는 수신기에 사용되는 디지털 상관기에 관한 것이다.
본 명세서에 나와 있는 다음의 그래프와 표를 비롯한 도면을 참조하여 본 발명의 사상과 구현 가능성 및 산업적 이용을 설명하고자 한다:
도 1은 본 발명에 따른 SRNS 신호 수신기의 디지털 상관기를 일반화하여 보여 주는 블록도로서,
참조 번호 1은 신호 채널 입력이고,
참조 부호 A는 GLONASS 신호 입력이고,
참조 부호 B는 GPS 신호 입력이고,
참조 번호 2는 신호의 스위치보드이고,
참조 번호 3은 데이터 교환 장치이고,
참조 번호 4는 디지털 혼합기이고,
참조 번호 5, 6, 7 및 8은 상관기(디지털 복조기)이고,
참조 번호 9, 10, 11, 12는 저장 장치이고,
참조 번호 13은 디지털 제어 반송파 발생기이고,
참조 번호 14는 디지털 제어 코드 발생기이고,
참조 번호 15는 C/A 코드 발생기이고,
참조 번호 16은 프로그램 가능 지연 라인이고,
참조 번호 17은 제어 레지스터이다;
도 2는 IF 사인 및 코사인의 기지 근사값을 나타내는 도면이다;
도 3은 IF 사인 및 코사인의 새로운 근사값을 구현하는 본 발명에 따른 SRNS 신호 수신기의 디지털 상관기의 디지털 혼합기를 나타내는 블럭도이다;
도 4는 본 발명에 따른 SRNS 신호 수신기의 디지털 상관기에 사용되는 IF 사인 및 코사인의 새로운 근사값을 나타내는 도면이다;
표 1은 도 2에 나와 있는 기지 근사값을 이용하는 경우, IF 신호 스펙트럼에서 의사 조파 성분의 세기를 나타낸다;
표 2 내지 표 4는 본 발명에 따른 SRNS 신호 수신기의 디지털 상관기에서 디지털 혼합기의 동작을 결정하는 진리표이다;
표 5는 도 4에 나타낸 새로운 근사값을 이용하는 경우, IF 신호 스펙트럼에서 의사 조파 성분의 세기를 나타낸다.
본 발명에 의해 달성되는 기술적인 과제는 SRNS 신호의 수신기의 디지털 상관기를 구현하여 SRNS GLONSS 신호를 정확하게 주파수 분할하는 것이다. 이 경우, 소정의 의사 조파 성분을 제공하는 IF 사인 및 코사인의 근사값을 구현하고 GLONASS 신호를 정확하게 주파수 분할할 수 있는 디지털 상관기의 간단한 구조를 설계해야 하는 문제점이 있다. 즉, 그 표현을 위한 이진수(비트)의 개수를 적게 해야 하는 문제가 따른다.
따라서, 본 발명의 특성은 N 개의 채널, 제 1 및 제 2 신호 입력단, 클럭 입력단, 및 입출력단으로 구성되는 SRNS 신호 수신기에 사용하기 위한 디지털 상관기를 구현하는 데에 있다. 여기서, N 개의 채널들의 제 1 및 제 2 신호 입력단, 클럭 입력단 및 입출력단은 상기 디지털 상관기의 제 1 및 제 2 입력단, 클럭 입력단 및 입출력단에 연결된다. 상기 N 개의 채널들 각각은 SRNS 신호를 스위칭하기 위한 스위치보드, 데이터 교환 장치, 디지털 혼합기, 제 1, 제 2, 제 3 및 제 4 상관기, 제 1, 제 2, 제 3 및 제 4 저장 장치, 디지털 제어 반송파 발생기, 디지털 제어 코드 발생기, C/A 코드 발생기, 프로그램 가능 지연 라인, 및 제어 레지스터로 구성된다.
상기 스위치보드의 제 1 및 제 2 신호 입력단은 각각 상기 채널의 제 1 및 제 2 신호 입력단을 형성하고, 상기 데이터 교환 장치의 데이터 입출력단은 상기 채널의 입출력단을 형성한다. 상기 디지털 혼합기의 신호 입력단은 스위치보드의 출력단에 연결된다. 상기 제 1 및 제 2 상관기의 신호 입력단은 디지털 혼합기의 제 1 출력단에 연결되고, 상기 제 3 및 제 4 상관기의 신호 입력단은 디지털 혼합기의 제 2 출력단에 연결된다. 상기 제 1, 제 2, 제 3 및 제 4 저장 장치의 신호 입력단은 각 상관기의 출력단에 연결된다. 상기 디지털 제어 반송파 발생기의 출력단은 디지털 혼합기의 기준 입력단에 연결된다. 상기 저장 장치, 디지털 제어 반송파 발생기, 디지털 제어 코드 발생기 및 프로그램 가능 지연 라인의 상호 연결된 클럭 입력단들은 채널의 클럭 입력단에 연결된다. 상기 저장 장치의 출력단은 데이터 교환 장치의 입력단에 연결된다. 상기 데이터 교환 장치의 출력단은 디지털 제어 반송파 발생기의 제어 입력단, 제어 레지스터의 입력단, C/A 코드 발생기의 제 1 입력단, 및 디지털 제어 코드 발생기의 제어 입력단에 연결된다. 상기 디지털 제어 코드 발생기의 출력단은 C/A 코드 발생기의 제 2 입력단에 연결되고, 상기 C/A 코드 발생기의 출력단은 프로그램 가능 지연 라인의 신호 입력단에 연결된다. 상기 제어 레지스터의 출력단은 위성 무선 항법 시스템의 신호를 스위칭하는 스위치보드의 제어 입력단, C/A 코드 발생기의 제어 입력단, 및 프로그램 가능 지연 라인의 제어 입력단에 연결된다. 상기 프로그램 가능 지연 라인의 C/A 코드의 정확한 사본의 출력단은 제 1 및 제 3 상관기의 기준 입력단에 연결된다. 그리고, 프로그램 가능 지연 라인의 C/A 코드의 차이값 "E-L" 사본 또는 초기 "E" 사본의 출력단은 제 2 및 제 4 상관기의 기준 입력단에 연결된다.
상기 디지털 상관기의 각 채널의 디지털 혼합기는 2비트 입력 신호 변환기, 5비트 기준 신호 변환기, 및 반송파 사인을 곱한 입력 신호의 절대값과 부호를 결정하는 조파기(직교 곱셈기와 동위상 곱셈기)로 구성된다. 상기 2비트 입력 신호 변환기의 제 1 및 제 2 디지트의 입력단은 디지털 혼합기의 신호 입력단을 형성하고, 상기 5비트 기준 신호 변환기의 제 1, 제 2, 제 3, 제 4 및 제 5 디지트의 입력단은 디지털 혼합기의 기준 입력단을 형성한다. 그리고, 상기 곱셈기들의 출력단은 디지털 혼합기의 제 1 및 제 2 출력단을 형성한다. 입력 신호 변환기는 AND-NOT 회로로 구성되고, 상기 AND-NOT 회로의 제 1 및 제 2 입력단은 제 1 및 제 2 인버터의 출력단에 연결되고, 출력단은 제 3 인버터의 입력단에 연결된다. 상기 제 1 및 제 2 인버터의 입력단은 각각 입력 신호 변환기의 제 1 및 제 2 디지트의 입력단을 형성한다. 제 1, 제 2 및 제 3 인버터와 상기 AND-NOT 회로의 출력단은 각각 입력 신호 변환기의 제 1, 제 2, 제 3 및 제 4 출력단을 형성한다. 기준 신호 변환기는 5 개의 채널로 구성되고, 제 1, 제 2, 제 3 및 제 4 채널은 배타적 NOR 회로와 인버터를 포함하는 직렬 회로로 구성된다. 기준 신호 변환기의 제 1 내지 제 4 채널의 배타적 NOR 회로의 출력단은 상기 채널의 제 1 출력단을 형성하고, 제 1 내지 제 4 채널의 인버터의 출력단은 상기 채널의 제 2 출력단을 형성한다. 기준 신호 변환기의 제 5 채널은 인버터와 순방향 신호 경로로 구성되고, 제 5 채널의 인버터와 순방향 신호 경로의 출력단은 각각 제 5 채널의 제 1 및 제 2 출력단을 형성한다. 기준 신호 변환기의 제 1, 제 2 및 제 3 채널의 배타적 NOR 회로의 제 1 입력단은 각각 기준 신호 변환기의 제 1, 제 2 및 제 3 디지트의 입력단을 형성한다. 기준 신호 변환기의 제 4 채널의 배타적 NOR 회로의 제 1 입력단과 이에 연결된 상기 제 1, 제 2 및 제 3 채널의 배타적 NOR 회로의 제 2 입력단은 상기 기준 신호 변환기의 제 4 디지트의 입력단을 형성한다. 제 4 채널의 배타적 NOR 회로의 제 2 입력단과 이에 연결된 상기 인버터와 상기 제 5 채널의 순방향 신호 경로의 입력단은 상기 기준 신호 변환기의 제 5 디지트의 입력단을 형성한다. 상기 곱셈기(직교 곱셈기와 동위상 곱셈기) 각각은 제 1, 제 2, 제 3, 제 4 및 제 5 (사인) 채널로 구성되고, 상기 채널들의 출력단은 상기 곱셈기들의 해당 디지트의 출력단을 형성한다. 각 곱셈기의 제 1 및 제 2 채널은 AND-NOT 회로의 형태로 구성된다. 상기 AND-NOT 회로의 입력단은 제 1 및 제 2 OR 회로의 출력단에 연결되고, 출력단은 AND 회로의 제 1 입력단에 연결된다. 상기 AND 회로의 출력단은 상기 채널의 출력단을 형성한다. 각 곱셈기의 제 3 및 제 4 채널은 NOR 회로의 형태로 구성되고, 상기 NOR 회로의 출력단은 상기 채널의 출력단을 형성한다. 각 곱셈기의 제 5 (사인) 채널은 AND-NOT 회로의 형태로 구성된다. 상기 AND-NOT 회로의 입력단은 제 1 및 제 2 OR 회로의 출력단에 연결되고, 출력단은 제 5 채널의 출력단을 형성한다. 입력 신호 변환기의 제 1 출력단은 각 곱셈기의 제 5 채널의 제 1 OR 회로의 제 1 입력단에 연결된다. 입력 신호 변환기의 제 2 출력단은 각 곱셈기의 제 5 채널의 제 1 및 제 2 OR 회로의 제 1 입력단에 연결된다. 동위상 곱셈기의 제 5 채널의 제 1 및 제 2 OR 회로의 제 2 입력단은 각각 기준 신호 변환기의 제 5 채널의 제 1 및 제 2 출력단에 연결된다. 직교 곱셈기의 제 5 채널의 제 1 및 제 2 OR 회로의 제 2 입력단은 각각 기준 신호 변환기의 제 4 채널의 제 1 및 제 2 출력단에 연결된다. 입력 신호 변환기의 제 3 출력단은 각 곱셈기의 제 3 및 제 4 채널의 NOR 회로의 제 1 입력단에 연결된다. 입력 신호 변환기의 제 4 출력단은 각 곱셈기의 제 1 및 제 2 채널의 AND 회로의 제 2 입력단에 연결된다. 기준 신호 변환기의 제 1 채널의 제 1 출력단은 동위상 곱셈기의 제 1 및 제 2 채널의 제 1 OR 회로의 제 1 입력단과 직교 곱셈기의 제 1 채널의 제 2 OR 회로의 제 1 입력단에 연결된다. 기준 신호 변환기의 제 1 채널의 제 2 출력단은 동위상 곱셈기의 제 1 채널의 제 2 OR 회로의 제 1 입력단과 직교 곱셈기의 제 1 및 제 2 채널의 제 1 OR 회로의 제 1 입력단에 연결된다. 기준 신호 변환기의 제 2 채널의 제 1 출력단은 동위상 곱셈기의 제 3 채널의 NOR 회로의 제 2 입력단과 제 2 채널의 제 2 OR 회로의 제 1 입력단과, 직교 곱셈기의 제 1 채널의 제 1 OR 회로의 제 2 입력단에 연결된다. 기준 신호 변환기의 제 2 채널의 제 2 출력단은 동위상 곱셈기의 제 1 채널의 제 1 OR 회로의 제 2 입력단과 제 2 채널의 제 2 OR 회로의 제 1 입력단과, 직교 곱셈기의 제 3 채널의 NOR 회로의 제 2 입력단에 연결된다. 기준 신호 변환기의 제 3 채널의 제 1 출력단은 동위상 곱셈기의 제 2널의 제 2 OR 회로의 제 2 입력단과 제 4 채널의 NOR 회로의 제 2 입력단과, 직교 곱셈기의 제 1 채널의 제 2 OR 회로의 제 2 입력단과 제 2 채널의 제 1 OR 회로의 제 2 입력단과 제 3 채널의 NOR 회로의 제 3 입력단에 연결된다. 그리고, 기준 신호 변환기의 제 3 채널의 제 2 출력단은 동위상 곱셈기의 제 1 채널의 제 2 OR 회로의 제 2 입력단과 제 2 채널의 제 1 OR 회로의 제 2 입력단과 제 3 채널의 NOR 회로의 제 3 입력단과, 직교 곱셈기의 제 2 채널의 제 2 OR 회로의 제 2 입력단과 제 4 채널의 NOR 회로의 제 2 입력단에 연결된다.
본 발명에 따른 SRNS 신호 수신기의 디지털 상관기(도 1 및 도 4 참조)는 N 개의 채널들 l(l1, l2, ..., lN)로 구성된다. 채널 l의 제 1 및 제 2 신호 입력단과, 클럭 입력단(클럭 신호 F의 입력단)과, N 개의 모든 채널들 l(l1, l2, ..., lN)의 입출력단은 각각 디지털 상관기의 제 1 및 제 2 신호 입력단과, 클럭 입력단과, 입출력단을 형성한다. 디지털 상관기의 각 채널 l은 SRNS GPS/GLONASS 신호들을 스위칭하기 위한 스위치보드(2); 데이터 교환 장치(3); 디지털 혼합기(4); 제 1, 제 2, 제 3, 및 제 4 상관기(디지털 복조기)(5)(6)(7)(8); 제 1, 제 2, 제 3 및 제 4 저장 장치(9)(10)(11)(12); 디지털 제어 반송파 발생기(13); 디지털 제어 코드 발생기(14); C/A 코드 발생기(15)(GPS 및 GLONASS); 프로그램 가능 지연 라인(16); 및 제어 레지스터(17)로 구성된다. 스위치보드(2)의 제 1 및 제 2 신호 입력(디지털 SRNS GPS 신호의 입력과 디지털 SRNS GLONASS 신호의 입력)은 각각 채널 l의 제 1 및 제 2 신호 입력을 형성한다. 데이터 교환 장치(3)의 데이터 입출력은 채널 l의 입출력을 형성한다. 저장 장치(9)(10)(11)(12), 디지털 제어 반송파 발생기(13), 디지털 제어 코드 발생기(14), 및 프로그램 가능 지연 라인(16)의 클럭 입력은 채널 l의 클럭 입력을 형성한다. 데이터 교환 장치(3)는 각각의 입출력 버스(도 1에 도시되어 있지 않음)를 통하여 저장 장치(9)(10)(11)(12), 디지털 제어 반송파 발생기(13)의 제어 입력단, 제어 레지스터(17)의 제어 입력단, 디지털 제어 코드 발생기(14)의 제어 입력단, C/A 코드 발생기(15)의 제 1 입력단과 함께 SRNS 신호 수신기의 프로세서에 연결되어 있다. C/A 코드 발생기(15)의 제 2 입력단은 디지털 제어 코드 발생기(14)의 출력에 연결된다.
SRNS 신호를 스위칭하는 스위치보드(2)의 제어 입력단은 제어 레지스터(17)의 출력단 중에서 어느 하나에 연결된다. 제어 레지스터(17)의 다른 출력단은 프로그램 가능 지연 라인(16)과 C/A 코드 발생기(15)의 각 입력단에 연결된다. 스위치보드(2)의 출력은 디지털 혼합기(4)의 신호 입력단에 연결되고, 디지털 혼합기(4)의 기준 입력단은 디지털 제어 반송파 발생기(13)의 출력단에 연결된다. 디지털 혼합기(4)의 제 1 및 제 2 출력단은 상관기(디지털 복조기)(5)(6)와 상관기(디지털 복조기)(7)(8)의 제 1 (신호) 입력단에 연결된다. 디지털 상관기(디지털 복조기)(5)(7)와 디지털 상관기(디지털 복조기)(6)(8)의 제 2 (기준) 입력단들은 프로그램 가능 지연 라인(16)의 SRNS GPS/GLONASS C/A 코드의 정확한 사본 "P"와 차이값 사본 "E-L(Early-Late)" 또는 초기 사본 "E"의 출력단에 각각 연결된다. 프로그램 가능 지연 라인(16)의 신호 입력단은 SRNS GPS/GLONASS C/A 코드를 발생하는 C/A 코드 발생기의 출력단에 연결되어 있다.
상관기(디지털 복조기)(5)(6)(7)(8)의 출력은 저장 장치(9)(10)(11)(12)의 입력에 각각 연결된다. 디지털 상관기의 N 개의 각 채널 l(도 4 참조)은 인버터(18)(19)(20)(21)(22)(23)(24)(25); 배타적 NOR 회로(26)(27)(28)(29); NAND 회로(30)(31)(32)(33)(34)(35)(36); AND 회로(37)(38)(39)(40); NOR 회로(41)(42)(43)(44); OR 회로(45)(46)(47)(48)(49)(50)(51)(52)(63)(54)(55)(56)로 구성된다. 디지털 혼합기(4)(도 4 참조)에 있어서, 인버터(18-20)와 AND-NOT 회로(30)는 2비트 입력 신호의 변환기를 구성한다. 이 변환기에서 AND-NOT 회로(30)의 제 1 및 제 2 입력단은 제 1 및 제 2 인버터(18)(19)의 출력단에 연결되고, AND-NOT 회로(30)의 출력단은 제 3 인버터(20)의 입력단에 연결된다. 제 1 및 제 2 인버터(18)(19)의 입력단은 입력 신호 변환기의 제 1 및 제 2 디지트 C＜1＞, C＜2＞의 입력단과 제 1, 제 2 및 제 3 인버터(18)(19)(20)의 출력단에 연결된다. AND-NOT 회로(30)의 출력단은 각각 입력 신호 변환기의 제 1, 제 2, 제 3 및 제 4 출력단에 연결된다. 입력 신호 변환기의 제 1 및 제 2 디지트 C＜1＞, C＜2＞의 입력단은 디지털 혼합기(4)의 신호 입력단에 연결된다. 디지털 혼합기(4)(도 4 참조)에서, 인버터(21-25)와 배타적 NOR 회로(26-29)는 다섯 개의 채널로 이루어진 5비트 기준 신호 변환기에 연결된다. 제 1 채널은 배타적 NOR 회로(28)와 인버터(24)로 구성된다. 배타적 NOR 회로(28)의 출력단은 제 1 채널의 제 1 출력단에 연결되고, 인버터(24)의 출력단은 제 1 채널의 제 2 출력단에 연결된다. 상기 소자들은 직렬로 연결되어 있다. 제 2 채널은 배타적 NOR 회로(27)와 인버터(23)로 구성된다. 배타적 NOR 회로(27)의 출력단은 제 2 채널의 제 1 출력단에 연결되고, 인버터(23)의 출력단은 제 2 채널의 제 2 출력단에 연결된다. 상기 소자들은 직렬로 연결되어 있다. 제 3 채널은 배타적 NOR 회로(26)와 인버터(22)로 구성된다. 배타적 NOR 회로(26)의 출력단은 제 3 채널의 제 1 출력단에 연결되고, 인버터(22)의 출력단은 제 3 채널의 제 2 출력단에 연결된다. 상기 소자들은 직렬로 연결되어 있다. 제 4 채널은 배타적 NOR 회로(29)와 인버터(25)로 구성된다. 배타적 NOR 회로(29)의 출력단은 제 4 채널의 제 1 출력단에 연결되고, 인버터(25)의 출력단은 제 4 채널의 제 2 출력단에 연결된다. 상기 소자들은 직렬로 연결되어 있다. 제 5 채널은 인버터(21)와 순방향 신호 경로로 구성된다. 인버터(21)와 순방향 신호 경로의 출력단은 각각 제 5 채널의 제 1 및 제 2 출력단에 연결된다. 제 1, 제 2 및 제 3 채널의 배타적 NOR 회로(28)(27)(26)의 제 1 입력단은 각각 기준 신호 변환기의 제 1, 제 2, 제 3 디지트 F＜1＞, F＜2＞, F＜3＞의 입력단에 연결된다. 제 4 채널의 배타적 NOR 회로(29)의 제 1 입력단과, 이에 연결된 제 1, 제 2 및 제 3 채널의 배타적 NOR 회로(28)(27)(26)의 제 2 입력단은 기준 신호 변환기의 제 4 디지트 F＜4＞의 입력단에 연결된다. 제 4 채널의 배타적 NOR 회로(29)의 제 2 입력단과, 인버터(21)의 입력단과 제 5 채널의 순방향 신호 경로에 연결된 입력단들은 기준 신호 변환기의 제 5 디지트 F＜5＞의 입력단에 연결된다. 기준 신호 변환기의 제 1, 제 2, 제 3, 제 4 및 제 5 디지트 F＜1＞, F＜2＞, F＜3＞, F＜4＞, F＜5＞의 입력단은 디지털 혼합기(4)의 기준 입력단에 연결된다. 디지털 혼합기(4)(도 4)에서, AND-NOT 회로(34)(35)(36), AND 회로(39)(40), NOR 회로(43)(44), 및 OR 회로(52)(53)(54)(55)(56)는 직교 곱셈기에 의해 입력 신호에 반송파 사인을 곱한 결과의 절대값과 부호를 결정하는 조파기를 형성한다. 직교 곱셈기는 제 5 "사인" 채널을 비롯하여 제 1, 제 2, 제 3 및 제 4 채널의 형태로 형성되며, 이들의 출력단은 각각 4 디지트 COS_M＜1＞, COS_M＜2＞, COS_M＜3＞, COS_M＜4＞의 출력단과 제 5 사인 디지트 COS_S의 출력단에 연결된다. 직교 곱셈기의 디지트들 COS_M＜1＞, COS_M＜2＞, COS_M＜3＞, COS_M＜4＞, COS_S의 출력단은 디지털 혼합기(4)의 제 1 출력단에 연결된다. 직교 곱셈기에서, 제 1 채널은 AND-NOT 회로(36)의 형태로 이루어진다. AND-NOT 회로(36)의 입력단은 제 1 및 제 2 OR 회로(55)(56)의 출력단에 연결되고, 출력단은 AND 회로의 제 1 입력단에 연결된다. 상기 AND 회로의 출력단은 제 1 채널의 출력단에 연결된다. 직교 곱셈기의 제 2 채널은 AND-NOT 회로(35)의 형태로 이루어진다. AND-NOT 회로(35)의 입력단은 제 1 및 제 2 OR 회로(53)(54)의 출력단에 연결되고, 출력단은 AND 회로의 제 1 입력단에 연결된다. 상기 AND 회로의 출력단은 제 2 채널의 출력단에 연결된다. 직교 곱셈기의 제 3 채널은 NOR 회로(44)의 형태로 이루어진다. NOR 회로(44)의 출력단은 제 3 채널의 출력단에 연결된다. 직교 곱셈기의 제 4 채널은 NOR 회로(43)의 형태로 이루어진다. NOR 회로(43)의 출력단은 제 4 채널의 출력단에 연결된다. 직교 곱셈기의 제 5 (사인) 채널은 AND-NOT 회로(34)의 형태로 이루어진다. AND-NOT 회로(34)의 입력단은 제 1 및 제 2 OR 회로(51)(52)의 출력단에 연결되고, 출력단은 제 5 채널의 출력단에 연결된다. 이 경우, 입력 신호 변환기의 제 1 출력단(인버터(18)의 출력단)은 직교 곱셈기의 제 5 채널의 OR 회로(51)의 제 1 입력단에 연결된다. 입력 신호 변환기의 제 2 출력단(인버터(19)의 출력단)은 직교 곱셈기의 제 5 채널의 OR 회로(52)의 제 1 입력단에 연결된다. 그리고, 직교 곱셈기의 제 5 채널의 OR 회로(51)(52)의 제 2 입력단은 각각 기준 신호 변환기의 제 4 채널의 제 1 및 제 2 출력단에 연결된다. 즉, 배타적 NOR 회로(29)의 출력단과 인버터(25)의 출력단에 연결된다. 입력 신호 변환기의 제 3 출력단(인버터(20)의 출력단)은 직교 곱셈기의 제 3 및 제 4 채널의 NOR 회로(44)(43)의 제 1 입력단에 연결된다. 입력 신호 변환기의 제 4 출력단(AND-NOT 회로(30)의 출력단)은 직교 곱셈기의 제 1 및 제 2 채널의 AND 회로(40)(39)의 제 2 입력단에 연결된다. 기준 신호 변환기의 제 1 채널의 제 1 출력단(배타적 NOR 회로(28)의 출력단)은 직교 곱셈기의 제 1 채널의 OR 회로(56)의 제 1 입력단에 연결된다. 기준 신호 변환기의 제 2 채널의 제 1 출력단(배타적 NOR 회로(27)의 출력단)은 직교 곱셈기의 제 1 채널의 OR 회로(55)의 제 2 입력단에 연결된다. 기준 신호 변환기의 제 2 채널의 제 2 출력단(인버터(23)의 출력단)은 직교 곱셈기의 제 3 채널의 NOR 회로(44)의 제 2 입력단에 연결된다. 기준 신호 변환기의 제 3 채널의 제 1 출력단(배타적 NOR 회로(26)의 출력단)은 직교 곱셈기의 제 1 채널의 OR 회로(56)의 제 2 입력단과, 제 2 채널의 OR 회로(53)의 제 2 입력단과, 제 3 채널의 NOR 회로(44)의 제 3 입력단에 연결된다. 기준 신호 변환기의 제 3 채널의 제 2 출력단(인버터(22)의 출력단)은 직교 곱셈기의 제 2 채널의 OR 회로(54)의 제 2 입력단과, 제 4 채널의 NOR 회로(44)의 제 2 입력단에 연결된다. 디지털 혼합기(4)(도 4)에 있어서, AND-NOT 회로(31)(32)(33), AND 회로(37)(38), NOR 회로(41)(42), 및 OR 회로(45-50)는 입력 신호에 반송파 사인을 곱한 결과의 절대값과 부호를 정하는 "동위상 곱셈기"를 형성한다. 동위상 곱셈기는 제 1, 제 2, 제 3 및 제 4 채널과 제 5 (사인 채널)의 형태로 이루어진다. 이들 채널의 출력단은 각각 디지트 SIN_M＜1＞, SIN_M＜2＞, SIN_M＜3＞, SIN_M＜4＞의 출력단과 제 5 사인 디지트 SIN_S의 출력단에 연결된다. 동위상 곱셈기의 디지트 SIN_M＜1＞, SIN_M＜2＞, SIN_M＜3＞, SIN_M＜4＞의 출력단과 제 5 사인 디지트 SIN_S의 출력단은 디지털 혼합기94)의 제 2 출력단에 연결된다. 동위상 곱셈기에서, 제 1 채널은 AND-NOT 회로(33)의 형태로 이루어진다. 상기 AND-NOT 회로(33)의 입력단은 제 1 및 제 2 OR 회로(49)(50)의 출력단에 연결되고, 출력단은 AND 회로(38)의 제 1 입력단에 연결된다. AND 회로(38)의 출력단은 제 1 채널의 출력단에 연결된다. 동위상 곱셈기의 제 2 채널은 NOR 회로(32)의 형태로 이루어진다. 상기 NOR 회로(32)의 입력단은 제 1 및 제 2 OR 회로(47)(48)의 출력단에 연결되고, 출력단은 AND 회로(37)의 제 1 입력단에 연결된다. AND 회로(37)의 출력단은 제 2 채널의 출력단에 연결된다. 동위상 곱셈기의 제 3 채널은 출력단이 제 3 채널의 출력단에 연결되는 NOR 회로의 형태로 이루어진다. 동위상 곱셈기의 제 4 채널은 출력단이 제 4 채널의 출력단에 연결되는 NOR 회로(41)의 형태로 이루어진다. 동위상 곱셈기의 제 5 (사인) 채널은 AND-NOT 회로(31)의 형태로 이루어진다. 상기 AND-NOT 회로(31)의 입력단은 제 1 및 제 2 OR 회로(45)(46)의 출력단에 연결되고, 출력단은 제 5 채널의 출력단에 연결된다. 이렇게 하여, 입력 신호 변환기의 제 1 출력단(인버터(18)의 출력단)은 동위상 곱셈기의 제 4 채널의 OR 회로(45)의 제 1 입력단에 연결되고, 입력 신호 변환기의 제 2 출력단(인버터(19)의 출력단)은 동위상 곱셈기의 제 5 채널의 OR 회로(46)의 제 1 입력단에 연결된다. 그리고, 동위상 곱셈기의 제 5 채널의 OR 회로(45)(46)의 제 2 입력단은 각각 기준 신호 변환기의 제 5 채널의 제 1 및 제 2 입력단에 연결된다. 즉, 인버터(21)의 출력단과 순방향 신호 경로의 출력단에 연결된다. 입력 신호 변환기의 제 3 출력단(인버터(20)의 출력단)은 동위상 곱셈기의 제 3 및 제 4 채널의 NOR 회로(42)(41)의 제 1 입력단에 연결된다. 입력 신호 변환기의 제 4 출력단(AND-NOT 회로(30)의 출력단)은 동위상 곱셈기의 제 1 및 제 2 채널의 AND 회로(38)(37)의 제 2 입력단에 연결된다. 입력 신호 변환기의 제 1 채널의 제 1 출력단(배타적 NOR 회로(28)의 출력단)은 동위상 곱셈기의 제 1 및 제 2 채널의 OR 회로(49)(47)의 제 1 입력단에 연결된다. 기준 신호 변환기의 제 2 채널의 제 1 출력단(배타적 NOR 회로(27)의 출력단)은 동위상 곱셈기의 제 3 채널의 NOR 회로(42)의 제 2 입력단과 동위상 곱셈기의 제 2 채널의 OR 회로(48)의 제 1 입력단에 연결된다. 기준 신호 변환기의 제 2 채널의 제 2 출력단(인버터(23)의 출력단)은 동위상 곱셈기의 제 1 채널의 제 2 입력단에 연결된다. 기준 신호 변환기의 제 3 채널의 제 1 출력단(배타적 NOR 회로(26)의 출력단)은 동위상 곱셈기의 제 2 채널의 OR 회로(48)의 제 2 입력단과 제 4 채널의 NOR 회로(41)의 제 2 입력단에 연결된다. 기준 신호 변환기의 제 3 채널의 제 2 출력단(인버터(22)의 출력단)은 동위상 곱셈기의 제 1 채널의 OR 회로(50)의 제 2 입력단과, 제 2 채널의 OR 회로(47)의 제 2 입력단과, 제 3 채널의 NOR 회로(42)의 제 3 입력단에 연결된다.
본 발명에 따른 SRNS 신호 수신기의 디지털 상관기는 앞서 설명한 바와 같은 종래의 디지털 상관기와 같은 방식으로 동작한다. 따라서, 디지털 상관기의 각 채널 l에서, 스위치보드(2)의 신호 입력단은 IF SRNS GPS/GLONASS 신호의 2비트 샘플링을 샘플률 F로 각각 수신한다. 프로세서(도면에 도시되어 있지 않음)가 데이터 교환 장치(3)를 통하여 제어 레지스터(17)에 전송한 명령에 따라, 스위치보드(2)는 2비트 SRNS GPS/GLONASS 신호를 그 출력단으로 보낸다. 데이터 교환 장치(3)를 통해 프로세서로부터 전달된 제어 신호에 따라, 디지털 제어 반송파 발생기(13)는 소정의 SRNS GLONASS 문자 또는 IF SRNS GPS 신호의 IF 신호의 위상을 이진 5비트 코드의 형태로 정형시켜 디지털 혼합기(4)의 기준 5비트 입력단에 이들 신호를 인가한다. 디지털 혼합기(4)는 이 위상값을 이용하여 소정의 SRNS GLONASS 문자 또는 SRNS GPS IF 신호의 사인 및 코사인 IF 신호를 형성한다. 그런 다음, 디지털 혼합기(4)는 그 신호 입력단에 수신된 2비트 SRNS GPS/GLONASS 신호를 생성된 코사인 및 사인값과 곱하여(혼합하여) 수신 신호의 직교 성분과 동위상 성분을 복구함으로써 스펙트럼을 기준 주파수 영역(제로 주파수)으로 인가하고 곱셈 결과를 (부호와 함께) 5비트 이진 코드의 형태로 각각 제 1 (직교) 및 제 2 (동위상) 출력단으로 전송한다. 여기서, 5비트 이진 코드에서 다섯 번째 디지트는 부호에 대한 정보를 나타낸다. 상관기(디지털 복조기)(5)(7)와 상관기(디지털 복조기)(6)(8)는 수신 신호를 각각 SRNS GPS/GLONASS의 기준 C/A 코드의 정확한 사본 "P"와 차이값 사본 "E-L(Early-Late)" 또는 초기 사본 "E"와 상관시킨다. 이 코드 사본들은 데이터 교환 장치(3)를 통하여 프로세서의 제어하에 프로그램 가능 지연 라인(16)에 의해 생성되어, C/A 코드의 초기 사본과 후기 사본 사이의 간격이 C/A 코드 문자 주기의 0.1 내지 1로 변경되어 코드 추적 시스템[5,6,7]에서 "소폭 판별기(소폭 상관기)"를 형성한다. SRNS GPS/GLONASS 위성 신호의 기준 의사랜덤 C/A 코드는 기준 C/A 코드 발생기(15)에 의해 각각 디지털 제어 코드 발생기(14)의 출력단에서 공급되는 1.023 MHz(GPS)와 0.511 MHz(GLONASS)의 코드 클럭 주파수를 이용하여 생성된다. 발생된 의사랜덤 코드 시퀀스의 종류와 코드 클럭 주파수 값은 프로세서가 데이터 교환 장치(3)를 통하여 디지털 제어 코드 발생기(14)와 기준 C/A 코드 발생기(15)의 입력단에 보낸 명령에 의해 선택된다. 신호 상관의 결과는 저장 장치(9)(10)(11)(12)에 저장된다. 입력 신호의 정확한 사본과 차이값 사본을 가지고 동작하는 경우, 저장 장치(9)는 정확한 사본의 상관의 직교 성분 Qp을 저장하고, 저장 장치(10)는 차이값 사본의 상관의 직교 성분 Qd을 저장하고, 저장 장치(11)는 정확한 사본의 상관의 동위상 성분 Ip을 저장하고, 저장 장치(12)는 차이값 사본의 상관의 동위상 성분 Id을 저장한다. 또한, 저역 필터의 역할을 하는 저장 장치(9)(10)(11)(12)는 기본 주파수 대역에서 신호의 직교 성분을 선택하여 디지털 혼합기(4)가 동작하는 중에 의사 신호가 발생하는 것을 방지한다. 저장 장치(9)(10)(11)(12)에 저장된 데이터는 프로세서가 데이터 교환 장치(3)를 통하여 주기적으로 읽어들인다. 프로세서에는 신호를 탐색하고 반송파와 코드를 추적하고 서비스 정보를 수신하는 등의 모든 신호 처리 알고리즘이 구현된다. 저장 기간은 C/A 코드의 주기 즉, 1 ms에 해당한다. 신호 처리 결과를 이용하여, 프로세서는 각 채널 l의 동작을 제어하여 디지털 제어 반송파 발생기(13)에 반송파 주파수의 추정치를 전송하고, 디지털 제어 코드 발생기(14)에 코드 클럭 주파수를 전송한다. 서로 다른 여러 SRNS GLONASS 문자 신호의 주파수 분할과 GPS 신호의 주파수 선택은 디지털 제어 반송파 발생기(13), 디지털 혼합기(4) 및 저장 장치(9)(10)(11)(12)의 연합 동작을 통하여 종래의 디지털 상관기에서 수행된다. 디지털 혼합기(4)에서 수신 신호를 디지털 변환시키는 동안에 "사인" 및 "코사인" 디지털 IF 신호를 이용하기 때문에, 수신 신호의 주파수 분할은 디지털 혼합기(4)에서 수신되는 "사인" 및 "코사인" 값의 근사값에 의존한다. 이렇게 함으로써, 앞서 설명한 바와 같이 전력을 25 dB의 범위에서 변화시킬 수 있는 서로 다른 여러 SRNS GLONASS 문자 신호를 정확하게 분리하기 위해서는 중간 주파수의 "사인" 및 "코사인" 값에서 의사 조파 성분들이 중간 주파수 신호의 기본 조파 전력에 대하여 마이너스 29 내지 30 dB을 초과해서는 않된다. 이로써, 소정의 문자 신호를 수신하는 동안에 다른 문자들의 신호가 수신되지 않게 된다. 본 발명에 따른 디지털 상관기에서는, 도 5에 나와 있는 중간 주파수의 "사인" 및 "코사인" 값의 근사값의 새로운 형태를 이용하여 신호를 분리하고, 이러한 신호의 분리는 도 4에 나타낸 구조의 디지털 혼합기로 이진 5비트 코드를 처리하여 이루어진다. 본 발명에 따른 디지털 상관기의 디지털 혼합기는 진리표 2-4를 구현하는 다음의 논리 표현식에 따라 동작한다:
cos_s = C＜1＞·(F＜5＞·/F＜4＞ + /F＜5＞·F＜4＞) + C＜2＞·(F＜4＞·F＜5＞ + /F＜4＞/F＜5＞)
cos_m＜4＞ = /[/(C＜1＞ + C＜2＞) + /(F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞)] = (C＜1＞ + C＜2＞)·(F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞)
cos_m＜3＞ = /[/(C＜1＞ + C＜2＞) + (F＜3＞·/F＜4＞ + /F＜3＞·/F＜4＞) + /(F＜2＞·F＜4＞ + /F＜2＞·/F＜4＞)] = (C＜1＞ + C＜2＞)·/(F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞)·(F＜2＞·F＜4＞ + /F＜2＞·/F＜4＞) = (C＜1＞ + C＜2＞)·(/F＜4＞·/F＜2＞·F＜3＞ + F＜4＞·F＜2＞·/F＜3＞)
cos_m＜2＞ = (C＜1＞ + C＜2＞)·/{[(F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞) + (/F＜1＞·F＜4＞ + /F＜1＞·/F＜4＞)]·[/(F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞) + /(F＜2＞·F＜4＞ + /F＜2＞·/F＜4＞)]} = (C＜1＞ + C＜2＞)·(F＜4＞·/F＜3＞·F＜1＞ + /F＜4＞·F＜3＞·/F＜1＞ + F＜4＞·F＜3＞·F＜2＞ + /F＜4＞·/F＜3＞·/F＜2＞)
cos_m＜1＞ = (C＜1＞ + C＜2＞)·/{[(/F＜1＞·F＜4＞ + /F＜1＞·/F＜4＞) + (F＜2＞·F＜4＞ + /F＜2＞·/F＜4＞)]·[(F＜1＞·F＜4＞ + /F＜1＞·/F＜4＞) + (F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞)]} = (C＜1＞ + C＜2＞)·(/F＜4＞·F＜2＞·/F＜1＞ + F＜4＞·/F＜2＞·F＜1＞ + /F＜4＞·F＜3＞·F＜1＞ + F＜4＞·/F＜3＞·/F＜1＞)
sin_s = C＜1＞·F＜5＞ + C＜2＞·/F＜5＞
sin_m＜4＞ = /[/(C＜1＞ + C＜2＞) + (F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞)] = (C＜1＞ + C＜2＞)·(F＜3＞·/F＜4＞ + /F＜3＞·F＜4＞)
sin_m＜3＞ = /[/(C＜1＞·C＜2＞) + (F＜3＞·/F＜4＞) + /F＜3＞·F＜4＞) + (F＜2＞·F＜4＞) + /F＜2＞·/F＜4＞)] = (C＜1＞ + C＜2＞)·(F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞)·(F＜2＞·/F＜4＞ + /F＜2＞·F＜4＞)
sin_m＜2＞ = (C＜1＞ + C＜2＞)·/{[(F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞) + /F＜1＞·F＜4＞ + /F＜1＞·/F＜4＞)]·[(F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞) + (F＜2＞·F＜4＞ + /F＜2＞·/F＜4＞)]} = (C＜1＞ + C＜2＞)·(/F＜4＞·/F＜3＞·F＜1＞ + F＜4＞·F＜3＞·/F＜1＞ + /F＜4＞·F＜3＞·F＜2＞ + F＜4＞·/F＜3＞·/F＜2＞)
sin_m＜1＞ = (C＜1＞ + C＜2＞)·/{[(F＜1＞·F＜4＞ + /F＜1＞·/F＜4＞) + /F＜2＞·F＜4＞ + /F＜2＞·/F＜4＞)]·[/(F＜1＞·F＜4＞ + /F＜1＞·/F＜4＞) + /(F＜3＞·F＜4＞ + /F＜3＞·/F＜4＞)]} = (C＜1＞ + C＜2＞)·(F＜4＞·F＜2＞·/F＜1＞ + /F＜4＞·/F＜2＞·F＜1＞ + F＜4＞·F＜3＞·F＜1＞ + /F＜4＞·/F＜3＞·/F＜1＞)
상기 표현식에서, "/" 표시는 부정, "·" 표시는 합접, "+" 표시는 이접을 의미한다.
표 2는 SRNS GPS/GLONASS 시스템의 통합 수신기에 통상적으로 사용되는 2비트 디지털 신호를 이용하여 고주파 아날로그/디지털 변환기의 출력단에서 출력되는 3가지 세기의 신호를 부호화하는 것을 나타낸다. 표 3은 도 4에 나타낸 본 발명에 따른 근사값을 제공하는 반송파 주파수의 사인 및 코사인을 입력 신호에 곱한 결과의 절대값을 결정하는 법칙을 설명하기 위한 것으로, 본 발명에 따른 디지털 상관기에 사용되는 디지털 혼합기(4)의 진리표이다. 표 4는 반송파 주파수의 사인 및 코사인을 곱한 입력 신호의 부호를 결정하는 법칙을 설명하기 위한 것으로, 본 발명에 따른 디지털 상관기에 사용되는 디지털 혼합기(4)의 진리표이다. 상기 표현식에 따라 디지털 혼합기(4)는 의사 조파 성분의 세기를 낮게 유지하여 각종 SRNS GLONASS 문자 신호들을 정확히 주파수 분할한다. 본 발명에 따른 디지털 상관기에 이용되는 근사값을 얻기 위하여 수행된 의사 조파 성분 세기의 계산 결과는 표 5에 나타내었다. 표 5에서, 디지털 제어 반송파 발생기(13)에 의해 합성되고 본 발명에 따른 디지털 상관기에서 사용되는 IF 신호의 사인 및 코사인 근사값을 얻기 위해서는 의사 조파 성분의 세기가 기본 조파 세기의 마이너스 29.827 dB를 초과해서는 않된다는 것을 알 수 있다. 이렇게 하여, 소정의 문자 신호의 조파 중에서 어느 하나의 주파수와 같은 주파수를 갖는 문자 신호의 전력 세기가 소정 신호의 세기보다 26 dB 더 크다 하더라도 SRNS GLONASS 시스템에서 여러 가지 문자 신호를 주파수 분할할 수 있다. 이와 같은 경우, 사인 및 코사인 근사값은 5 개의 이진 숫자만으로 표시할 수 있으므로, 디지털 상관기의 채널 l에서 디지털 혼합기(4)를 구현하기 위하여 장비를 갖추는 데에 큰 비용이 들지 않으며, 이는 도 3에 나타낸 바와 같다.
상기 설명으로부터, 청구된 본 발명은 아래와 같은 이유를 근거로 실현 가능하며, 산업적으로 적용 가능함을 알 수 있다. 즉, 발명은 기술적 용이성에 기초하여, 제시된 기술적 문제점을 해결하고, 간단한 디지털 상관기를 이용하여 동시에 SRNS GPS 및 GLONASS 신호를 가지고 SRNS GLONASS 신호를 정확하게 주파수 분할하는 장비에 적용시킬 수 있다.
조파 번호 기본 조파 세기에 대한 상대적인 조파 세기 (dB)
3 -24.853
5 -29.29
7 -16.901
9 -19.085
11 -36.138
13 -37.59
15 -23.521
17 -24.609
19 -40.885
21 -41.757
23 -27.234
25 -27.959
27 -43.937
29 -44.561
31 -29.826
33 -30.371
35 -46.191
37 -46.677
39 -31.821
41 -32.256
43 -47.978
45 -48.378
47 -33.442
49 -33.804
51 -49.460
2비트 입력 신호의 부호화.
입력 신호값 제 1 디지트값 C＜1＞ 제 2 디지트값 C＜2＞
0 0 0
+1 1 0
-1 0 1
C＜1＞ = 1 또는 C＜2＞ = 1일 때, 입력 신호에 반송파의 사인 및 코사인을 곱한 결과의 절대값을 결정하는 진리표.
반송파 위상 절대값 cos_m＜4:1＞절대값 sin_m＜4:1＞
디지트 F＜3＞ 디지트 F＜2＞ 디지트 F＜1＞ 사분 번호sin: 1,3cos: 2,4 사분 번호sin: 2,4cos: 1,3
0 0 0 1 1010
0 0 1 11 1010
0 1 0 101 1001
0 1 1 110 1000
1 0 0 1000 110
1 0 1 1001 101
1 1 0 1010 11
1 1 1 1010 1
* 사분 번호는 반송파 위상의 제 4 디지트값과 제 4 디지트값에 의해 결정된다.
F＜5＞F＜4＞ = 00 : 제 1 사분면;
F＜5＞F＜4＞ = 01 : 제 2 사분면;
F＜5＞F＜4＞ = 10 : 제 3 사분면;
F＜5＞F＜4＞ = 11 : 제 4 사분면;
입력 신호에 반송파의 사인 및 코사인을 곱한 결과의 절대값을 결정하기 위한 진리표.
신호 C＜1＞의 제 1 디지트 신호 C＜2＞의 제 2 디지트 부호 cos_s부호 sin_s
사분 번호sin: 1,2cos: 1,4 사분 번호sin: 3,4cos: 2,3
0 0 0 0
0 1 1 0
1 0 0 1
1 1 금지
도 4에 나타낸 신규 근사법을 이용한 경우, 중간 주파수 신호의 스펙트럼에서 의사 조파 성분의 세기.
조파 번호 기본 조파 세기에 대한 상대적인 조파 세기 (dB)
3 -48.939
5 -55.162
7 -36.370
9 -43.473
11 -43.597
13 -39.829
15 -39.324
17 -40.411
19 -43.125
21 -49.213
23 -51.623
25 -47.426
27 -69.822
29 -68.663
31 -29.827
33 -30.371
35 -70.261
37 -72.534
39 -51.290
41 -56.643
43 -55.438
45 -50.615
47 -49.243
49 -49.607
51 -51.701

Claims (2)

  1. 위성 무선 항법 시스템의 신호를 수신하는 수신기에 사용되는 디지털 상관기에 있어서, 상기 디지털 상관기는 N 개의 채널들, 제 1 및 제 2 신호 입력단, 클럭 입력단, 및 입출력단으로 구성되고, 상기 N 개의 채널들의 제 1 및 제 2 신호 입력단, 클럭 입력단 및 입출력단은 상기 디지털 상관기의 제 1 및 제 2 입력단, 클럭 입력단 및 입출력단에 연결되고,
    상기 N 개의 채널들 각각은 위성 무선 항법 시스템의 신호를 스위칭하기 위한 스위치보드, 데이터 교환 장치, 디지털 혼합기, 제 1, 제 2, 제 3 및 제 4 상관기, 제 1, 제 2, 제 3 및 제 4 저장 장치, 디지털 제어 반송파 발생기, 디지털 제어 코드 발생기, C/A 코드 발생기, 프로그램 가능 지연 라인, 및 제어 레지스터로 구성되고,
    상기 스위치보드의 제 1 및 제 2 신호 입력단은 각각 상기 채널의 제 1 및 제 2 신호 입력단을 형성하고, 상기 데이터 교환 장치의 데이터 입출력단은 상기 채널의 입출력단을 형성하고, 상기 디지털 혼합기의 신호 입력단은 스위치보드의 출력단에 연결되고, 상기 제 1 및 제 2 상관기의 신호 입력단은 디지털 혼합기의 제 1 출력단에 연결되고, 상기 제 3 및 제 4 상관기의 신호 입력단은 디지털 혼합기의 제 2 출력단에 연결되고, 상기 제 1, 제 2, 제 3 및 제 4 저장 장치의 신호 입력단은 각 상관기의 출력단에 연결되고, 상기 디지털 제어 반송파 발생기의 출력단은 디지털 혼합기의 기준 입력단에 연결되고, 상기 저장 장치, 디지털 제어 반송파 발생기, 디지털 제어 코드 발생기 및 프로그램 가능 지연 라인의 상호 연결된 클럭 입력단들은 채널의 클럭 입력단에 연결되고, 상기 저장 장치의 출력단은 데이터 교환 장치의 입력단에 연결되고, 상기 데이터 교환 장치의 출력단은 디지털 제어 반송파 발생기의 제어 입력단, 제어 레지스터의 입력단, C/A 코드 발생기의 제 1 입력단, 및 디지털 제어 코드 발생기의 제어 입력단에 연결되고, 상기 디지털 제어 코드 발생기의 출력단은 C/A 코드 발생기의 제 2 입력단에 연결되고, 상기 C/A 코드 발생기의 출력단은 프로그램 가능 지연 라인의 신호 입력단에 연결되고, 상기 제어 레지스터의 출력단은 위성 무선 항법 시스템의 신호를 스위칭하는 스위치보드의 제어 입력단, C/A 코드 발생기의 제어 입력단, 및 프로그램 가능 지연 라인의 제어 입력단에 연결되고, 상기 프로그램 가능 지연 라인의 C/A 코드의 정확한 사본의 출력단은 제 1 및 제 3 상관기의 기준 입력단에 연결되고, 상기 프로그램 가능 지연 라인의 C/A 코드의 차이값 "E-L" 사본 또는 초기 "E" 사본의 출력단은 제 2 및 제 4 상관기의 기준 입력단에 연결되는 위성 무선 항법 시스템의 신호를 수신하는 수신기에 사용되는 디지털 상관기에 있어서,
    상기 디지털 상관기의 각 채널의 디지털 혼합기는 2비트 입력 신호 변환기, 5비트 기준 신호 변환기, 및 반송파 사인을 입력 신호에 곱한 결과의 절대값과 부호를 결정하는 조파기(직교 곱셈기와 동위상 곱셈기)로 구성되고,
    상기 2비트 입력 신호 변환기의 제 1 및 제 2 디지트의 입력단은 디지털 혼합기의 신호 입력단을 형성하고, 상기 5비트 기준 신호 변환기의 제 1, 제 2, 제 3, 제 4 및 제 5 디지트의 입력단은 디지털 혼합기의 기준 입력단을 형성하고, 상기 곱셈기들의 출력단은 디지털 혼합기의 제 1 및 제 2 출력단을 형성하는 것을 특징으로 하는 디지털 상관기.
  2. 제 1 항에 있어서, 상기 입력 신호 변환기는 AND-NOT 회로로 구성되고, 상기 AND-NOT 회로의 제 1 및 제 2 입력단은 제 1 및 제 2 인버터의 출력단에 연결되고, 상기 AND-NOT 회로의 출력단은 제 3 인버터의 입력단에 연결되고, 상기 제 1 및 제 2 인버터의 입력단은 각각 입력 신호 변환기의 제 1 및 제 2 디지트의 입력단을 형성하고, 상기 제 1, 제 2 및 제 3 인버터와 상기 AND-NOT 회로의 출력단은 각각 입력 신호 변환기의 제 1, 제 2, 제 3 및 제 4 출력단을 형성하고;
    상기 기준 신호 변환기는 5 개의 채널로 구성되고, 상기 기준 신호 변환기의 제 1, 제 2, 제 3 및 제 4 채널은 배타적 NOR 회로와 인버터를 포함하는 직렬 회로로 구성되고, 상기 제 1 내지 제 4 채널의 배타적 NOR 회로의 출력단은 상기 채널의 제 1 출력단을 형성하고, 상기 제 1 내지 제 4 채널의 인버터의 출력단은 상기 채널의 제 2 출력단을 형성하고; 상기 제 5 채널은 인버터와 순방향 신호 경로로 구성되고, 상기 제 5 채널의 인버터와 순방향 신호 경로의 출력단은 각각 제 5 채널의 제 1 및 제 2 출력단을 형성하고; 상기 제 1, 제 2 및 제 3 채널의 배타적 NOR 회로의 제 1 입력단은 각각 기준 신호 변환기의 제 1, 제 2 및 제 3 디지트의 입력단을 형성하고; 상기 제 4 채널의 배타적 NOR 회로의 제 1 입력단과 이에 연결된 상기 제 1, 제 2 및 제 3 채널의 배타적 NOR 회로의 제 2 입력단은 상기 기준 신호 변환기의 제 4 디지트의 입력단을 형성하고; 제 4 채널의 배타적 NOR 회로의 제 2 입력단과 이에 연결된 상기 인버터와 상기 제 5 채널의 순방향 신호 경로의 입력단은 상기 기준 신호 변환기의 제 5 디지트의 입력단을 형성하고,
    상기 곱셈기(직교 곱셈기와 동위상 곱셈기) 각각은 제 1, 제 2, 제 3, 제 4 및 제 5 (사인) 채널로 구성되고, 상기 채널들의 출력단은 상기 곱셈기들의 해당 디지트의 출력단을 형성하고, 각 곱셈기의 제 1 및 제 2 채널은 AND-NOT 회로의 형태로 구성되고, 상기 AND-NOT 회로의 입력단은 제 1 및 제 2 OR 회로의 출력단에 연결되고, 상기 AND-NOT 회로의 출력단은 AND 회로의 제 1 입력단에 연결되고, 상기 AND 회로의 출력단은 상기 채널의 출력단을 형성하고; 각 곱셈기의 제 3 및 제 4 채널은 NOR 회로의 형태로 구성되고, 상기 NOR 회로의 출력단은 상기 채널의 출력단을 형성하고; 각 곱셈기의 제 5 (사인) 채널은 AND-NOT 회로의 형태로 구성되고, 상기 AND-NOT 회로의 입력단은 제 1 및 제 2 OR 회로의 출력단에 연결되고, 상기 AND-NOT 회로의 출력단은 제 5 채널의 출력단을 형성하고,
    상기 입력 신호 변환기의 제 1 출력단은 각 곱셈기의 제 5 채널의 제 1 OR 회로의 제 1 입력단에 연결되고; 상기 입력 신호 변환기의 제 2 출력단은 각 곱셈기의 제 5 채널의 제 1 및 제 2 OR 회로의 제 1 입력단에 연결되고; 상기 동위상 곱셈기의 제 5 채널의 제 1 및 제 2 OR 회로의 제 2 입력단은 각각 기준 신호 변환기의 제 5 채널의 제 1 및 제 2 출력단에 연결되고; 상기 직교 곱셈기의 제 5 채널의 제 1 및 제 2 OR 회로의 제 2 입력단은 각각 기준 신호 변환기의 제 4 채널의 제 1 및 제 2 출력단에 연결되고; 상기 입력 신호 변환기의 제 3 출력단은 각 곱셈기의 제 3 및 제 4 채널의 NOR 회로의 제 1 입력단에 연결되고; 상기 입력 신호 변환기의 제 4 출력단은 각 곱셈기의 제 1 및 제 2 채널의 AND 회로의 제 2 입력단에 연결되고; 상기 기준 신호 변환기의 제 1 채널의 제 1 출력단은 동위상 곱셈기의 제 1 및 제 2 채널의 제 1 OR 회로의 제 1 입력단과 직교 곱셈기의 제 1 채널의 제 2 OR 회로의 제 1 입력단에 연결되고; 상기 기준 신호 변환기의 제 1 채널의 제 2 출력단은 동위상 곱셈기의 제 1 채널의 제 2 OR 회로의 제 1 입력단과 직교 곱셈기의 제 1 및 제 2 채널의 제 1 OR 회로의 제 1 입력단에 연결되고; 상기 기준 신호 변환기의 제 2 채널의 제 1 출력단은 동위상 곱셈기의 제 3 채널의 NOR 회로의 제 2 입력단과 제 2 채널의 제 2 OR 회로의 제 1 입력단과, 직교 곱셈기의 제 1 채널의 제 1 OR 회로의 제 2 입력단에 연결되고; 상기 기준 신호 변환기의 제 2 채널의 제 2 출력단은 동위상 곱셈기의 제 1 채널의 제 1 OR 회로의 제 2 입력단과 제 2 채널의 제 2 OR 회로의 제 1 입력단과, 직교 곱셈기의 제 3 채널의 NOR 회로의 제 2 입력단에 연결되고; 상기 기준 신호 변환기의 제 3 채널의 제 1 출력단은 동위상 곱셈기의 제 2 채널의 제 2 OR 회로의 제 2 입력단과 제 4 채널의 NOR 회로의 제 2 입력단과, 직교 곱셈기의 제 1 채널의 제 2 OR 회로의 제 2 입력단과 제 2 채널의 제 1 OR 회로의 제 2 입력단과 제 3 채널의 NOR 회로의 제 3 입력단에 연결되고; 상기 기준 신호 변환기의 제 3 채널의 제 2 출력단은 동위상 곱셈기의 제 1 채널의 제 2 OR 회로의 제 2 입력단과 제 2 채널의 제 1 OR 회로의 제 2 입력단과 제 3 채널의 NOR 회로의 제 3 입력단과, 직교 곱셈기의 제 2 채널의 제 2 OR 회로의 제 2 입력단과 제 4 채널의 NOR 회로의 제 2 입력단에 연결되는 것을 특징으로 하는 디지털 상관기.
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