KR20010039336A

KR20010039336A - 이미지 센서에서의 아날로그-디지털 변환 장치

Info

Publication number: KR20010039336A
Application number: KR1019990047696A
Authority: KR
Inventors: 이강진; 김찬기
Original assignee: 박종섭; 현대전자산업 주식회사
Priority date: 1999-10-30
Filing date: 1999-10-30
Publication date: 2001-05-15
Also published as: KR100588734B1

Abstract

본 발명은 램프 신호 생성을 위한 적분기에 사용되는 제1 및 제2 클럭 모두에서 출력 전압을 단위 전압만큼 변화시켜 단위 클럭당 아날로그 비교 기준 전압을 2회 이상 단위 전압만큼 변화시켜 별도의 전력 소모없이 동작 속도를 2배 증가시킬 수 있는 이미지 센서에서의 아날로그-디지털 변환 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 일정 패턴으로 컬러 필터가 씌워져 각각이 하나의 특정 컬러만을 검출하는 단위 화소들로 어레이된 화소 어레이를 구비한 이미지 센서를 위한 아날로그-디지털 변환 장치에 있어서, 제1 및 제2 클럭 신호에 응답하여 상기 이미지 센서를 구동하는 단위 클럭당 2개의 아날로그 비교 기준 전압을 각각 생성하기 위한 컬러별 비교 기준 전압 생성 수단을 포함하여, 상기 단위 화소에서 감지한 아날로그 데이터 신호를 디지털 데이터 신호로 변환하고, 바람직하게, 상기 비교 기준 전압 생성 수단은, 정입력단으로 상기 비교 기준 전압 생성 수단의 초기값을 결정하는 입력 리셋 전압을 인가받으며, 출력단에 연결된 연산 증폭기; 상기 연산 증폭기의 부입력단 및 상기 출력단 사이에 연결되는 피드백 커패시터; 내부에 덤프 커패시터를 각각 구비하며, 상기 제1 및 제2 클럭 신호에 응답하여 각기 서로 다른 타이밍에서 입력 전압을 상기 덤프 커패시터에 인가하여 저장된 전하를 상기 피드백 커패시터에 축적하여 상기 연산 증폭기의 출력단 전압을 변경시키기 위한 제1 및 제2 덤프 셀을 포함한다.

Description

이미지 센서에서의 아날로그-디지털 변환 장치{Analog-digital converter in image sensor}

본 발명은 이미지 센서에 관한 것으로, 특히 화소 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력하기 위한 아날로그-디지털 변환 장치에 관한 것이다.

일반적으로, 이미지 센서란 빛에 반응하는 반도체의 성질을 이용하여 이미지를 찍어(capture)내는 장치를 말한다. 자연계에 존재하는 각 피사체의 부분부분은 빛의 밝기 및 파장 등이 서로 달라서 감지하는 장치의 각 화소에서 다른 전기적인 값을 보이는데, 이 전기적인 값을 신호처리가 가능한 레벨로 만들어 주는 것이 바로 이미지 센서가 하는 일이다.

최근 들어, 이러한 이미지 센서는 각종 보안 장비, 화상 회의용 카메라, 디지털 스틸 카메라, PC 카메라, 영상 정보를 전달하는 기능을 갖춘 차세대 개인용 휴대 통신 장비 등에 적용되어 큰 각광을 받고 있다.

이미지 센서에는 CCD(Charge-Coupled Device) 이미지 센서와 CMOS (Complementary Metal-Oxide-Semiconductor) 이미지 센서가 있으며, 모니터로의 화면 재현을 위해 각각의 이미지 센서는 화소로부터 출력되는 아날로그 신호를 디지털 신호로 변환시켜 주는 아날로그-디지털 변환 장치(Analog-to-Digital Converter, 이하 ADC라 함)를 필요로 한다.

모든 이미지 센서의 아날로그 출력은 모니터에서의 화면 재현을 위해 디지털 코드로 변환되어야 하는 데, 이때 모니터에서 화면을 이루는 각 화소의 밝기가 256단계(0-255)로 나누어져 있기 때문에 아날로그 출력을 8비트의 디지털 코드로 변환하면 충분하다. 그러나, 모니터의 밝기와 각 화소의 아날로그 출력 사이의 대응 곡선이 선형이 아니고, 대략 지수 함수의 관계를 가지기 때문에 감마 보정(gamma correction)과 같은 별도의 과정이 필요하고, 이를 위해 10비트 이상의 높은 해상도의 디지털 코드가 요구된다.

이미지 센서를 위한 종래의 ADC는 하나의 단위 클럭당 한번씩 일정한 단위 전압만큼 출력 전압을 변동시켜 비교 기준 전압을 생성하는 방식의 단일 경사 구조를 가지는 데, 이러한 단일 경사의 ADC는 아날로그 신호 측면에서 적분기의 전압 변동이 단위 클럭당 한번 즉, 반주기 동안만 일어나므로 나머지 반주기 동안 연산 증폭기는 아무런 동작을 하지 않아 효율을 떨어뜨린다.

도면을 참조하여 이러한 종래의 ADC에 대하여 상세히 설명하면 다음과 같다.

도 1은 상호 연관된 이중 샘플링 방식(Correlated Double Sampling, 이하 CDS라 함)을 지원하는 CMOS 이미지 센서의 일부 블록도로서, 다수의 단위 화소가 베이어 패턴(bayer pattern)으로 어레이된 화소 어레이(100)와, 화소 어레이(100)로부터 출력되는 아날로그 출력 전압을 디지털 전압 신호로 변환하기 위한 단일 경사(single slope) ADC(120)와, ADC(120)로부터 출력되는 디지털 전압 신호를 저장하기 위한 래치 어레이(140)로 이루어진다.

구체적인 구성을 살펴보면, 상기 ADC(120)는 아날로그 비교 기준 전압을 생성하기 위한 디지털-아날로그 변환부(Digital-analog converter, 121) 및 아날로그 비교 기준 전압과 화소 어레이(100)로부터의 아날로그 출력 전압을 컬럼별로 입력받아 서로 비교하여 디지털 전압 신호를 래치 어레이(140)로 출력하기 위한 비교부(130)로 이루어지며, 디지털-아날로그 변환기(121)는 다시, 비교 기준 전압으로 사용되는 램프 신호를 색상별로 각각 생성하는 R(Red) 램프 신호 생성기(122), G(Green) 램프 신호 생성기(123) 및 B(Blue) 램프 신호 생성기(124)와, 화소 어레이(100)의 필터 패턴에 따른 제어 신호(odd/even row select)에 응답하여 R(Red) 램프 신호 생성기(122), G(Green) 램프 신호 생성기(123) 및 B(Blue) 램프 신호 생성기(124)로부터 출력되는 비교 기준 전압을 선택적으로 출력하는 2개의 선택기(125, 126)로 이루어진다. 여기서, R 램프 신호 생성기(122), G 램프 신호 생성기(123) 및 B 램프 신호 생성기(124) 각각은, 해당 색상별 아날로그 비교 기준 전압을 생성하기 위한 적분기 회로로 구성된다.

도 2는 상기 도 1의 ADC 동작을 위해 비교 기준 전압을 색상별로 각각 생성하는 적분기의 출력 신호 파형 및 화소 어레이(100)로부터 출력되는 아날로그 출력 전압 파형을 도시한 도면이다.

도 2에서 굵은 실선으로 표시된 적분기 출력 신호 파형은, CDS 동작이 가능하도록 동일한 경사를 가지는 두 개의 램프 신호를 생성한다.

잘 알려진 바와 같이, CDS라 함은, 단위 화소를 구성하는 리셋 트랜지스터를 턴-온(turn-on), 트랜스퍼 트랜지스터를 턴-오프(turn-off) 시켜 리셋 레벨에 해당하는 전압을 얻고, 그 다음 리셋 트랜지스터를 턴-오프시킨 상태에서 트랜스퍼 트랜지스터를 턴-온 시켜 포토 다이오드에서 생성된 전하를 읽어내어 데이터 전압을 얻은 후 리셋 레벨의 전압에서 데이터 레벨의 전압을 뺀 값을 이미지 센서로부터 출력되는 이미지 값이라 하고, 이로서 화소 어레이의 공정 오차나 아날로그-디지털 변환 과정에서 발생할 수 있는 옵셋을 제거한다.

도 2에 도시된 바와 같이 CDS 동작을 위한 첫 번째 경사는 리셋 레벨의 전압을 읽어내는 것이고, 두 번째 경사는 데이터 레벨을 읽어내기 위한 것이다. 상기 램프 신호(아날로그 비교 기준 전압)는 클럭에 따라 일정한 경사(기울기)를 가지고, 등간격으로 출력 전압이 낮아지는 신호이고, 이러한 램프 신호가 비교의 대상인 화소의 아날로그 출력 전압보다 낮아질 때까지 각 램프 신호에 해당하는 디지털 코드를 래치 어레이(140)에 반복 기록한다. 상기 과정에서 램프 신호가 화소의 아날로그 출력 전압보다 낮아지게 되면, 래치(140)에 기록하는 과정을 중지하고, 이때 래치(140)에 저장된 값을 화소의 출력 전압에 해당하는 디지털 코드로 출력하게 된다.

즉, 첫 번째 램프 신호는 각 화소를 리셋시켰을 때 화소 출력 전압과 일치하는 비교 기준 전압에 해당하는 디지털 코드를 얻기 위한 신호이고, 두 번째 램프 신호는 각 화소가 영상 데이터 신호 전압을 출력할 때 이 데이터 신호 전압에 해당하는 디지털 코드를 얻기 위한 신호이다.

최종 데이터는 CDS 동작에 의해 상기 두 디지털 코드 값의 차로 얻어진다.

도 3은 상기 도 2의 램프 신호를 생성하기 위한 종래의 적분기 회로도이다. 도 3에서 리셋 신호(VRESET)는 적분기 출력 신호의 초기값을, 전압 이득 신호(VGAIN)는 클럭당 변화하는 적분기 출력 신호의 단위 변동폭을 각각 결정하는 입력 신호이다. 그리고, 프리셋 신호(PRESET)는 적분기의 출력단 전압을 미리 리셋 전압 레벨로 유지하도록 하는 신호이고, 제1 및 제2 클럭 신호(CLK1, CLK2)는 도 4에 도시된 바와 같이 서로 중첩되지 않는 논-오버랩(non-overlap) 클럭 신호이다.

도 3을 참조하여, 종래의 적분기 동작을 설명한다.

종래의 적분기는 먼저, 프리셋 신호(PRESET)가 인에이블되었을 때 연산 증폭기(op-amp, 300)의 출력단(OUT) 전압을 입력단 전압인 리셋 전압(VRESET)과 같게 유지한다.

다음으로, 프리셋 신호(PRESET)가 디스에이블되면, 제1 및 제2 클럭(CLK1, CLK2)에 의해 적분기가 동작하여 출력단(OUT) 램프 신호를 생성한다. 제1 클럭(CLK1) 위상에서 입력 덤프 커패시터(dump capacitor, C1)를 리셋 전압(VRESET)으로 초기화 시켰다가, 제2 클럭(CLK2) 위상에서 입력 전압(VGAIN)을 입력 덤프 커패시터(C1)에 인가하여 저장된 전하를 피드백 커패시터(feedback capacitor, C2)에 축적하여 연산 증폭기(300)의 출력단(OUT) 전압을 변경시킨다. 입력 전압(VGAIN)이 연산 증폭기(300)의 부입력(negative input)으로 가해지므로, 적분기의 출력(OUT) 전압은 클럭이 증가할수록 낮아지게 된다.

종래의 적분기 회로는 상기의 과정을 반복하여, 램프 신호 즉 아날로그 비교 기준 전압을 출력하게 되는데, 이를 전하 보존의 법칙을 이용한 수식으로 나타내면 아래 수학식 1과 같다.

제1 클럭(CLK1) 위상일 때 : Q1 = (VOUT1 - VRESET) × C2 - VRESET × C1

제2 클럭(CLK2) 위상일 때 : Q2 = (VOUT2 - VRESET) × C2 - (VRESET - VGAIN) × C1

Q1 = Q2 일때 : VOUT = VOUT2 - VOUT1 = -(C1/C2) × VGAIN

즉, 적분기로부터 출력되는 램프 형태의 아날로그 비교 기준 전압의 경사는 전압 이득 신호(VGAIN)가 일정한 경우, -C1/C2 비에 의해 결정된다.

상기와 같이 단일 경사의 아날로그 비교 기준 전압을 사용하는 종래의 단일 경사 ADC에서는 제2 클럭(CLK2) 위상에서만 출력 전압을 변동시켜 주고, 제1 클럭(CLK1) 위상에서는 적분기 출력을 그대로 유지하여 시스템 효율을 떨어뜨리는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 램프 신호 생성을 위한 적분기에 사용되는 제1 및 제2 클럭 모두에서 출력 전압을 단위 전압만큼 변화시켜 단위 클럭당 아날로그 비교 기준 전압을 2회 이상 단위 전압만큼 변화시켜 별도의 전력 소모없이 동작 속도를 2배 증가시킬 수 있는 이미지 센서에서의 아날로그-디지털 변환 장치를 제공하는 데 그 목적이 있다.

도 1은 상호 연관된 이중 샘플링 방식을 지원하는 CMOS 이미지 센서의 일부 블록도.

도 2는 상기 도 1의 ADC 동작을 위해 비교 기준 전압을 색상별로 각각 생성하는 적분기의 출력 신호 파형 및 화소 어레이로부터 출력되는 아날로그 출력 전압 파형을 도시한 도면.

도 3은 상기 도 2의 램프 신호를 생성하기 위한 종래의 적분기 회로도.

도 4는 제1 및 제2 클럭 신호의 신호 파형도.

도 5는 본 발명의 일실시예에 따른 ADC를 위해 단일 경사의 비교 기준 전압을 생성하는 적분기의 출력 신호 파형을 도시한 도면.

도 6은 본 발명의 일실시예에 따른 상기 도 5의 비교 기준 전압 신호를 생성하기 위한 적분기 회로도.

* 도면의 주요 부분에 대한 설명

500, 510 : 덤프 셀

520 : 연산 증폭기

530 : 프리셋부

S1 내지 S8 : 스위치

상기 목적을 달성하기 위한 본 발명은, 일정 패턴으로 컬러 필터가 씌워져 각각이 하나의 특정 컬러만을 검출하는 단위 화소들로 어레이된 화소 어레이를 구비한 이미지 센서를 위한 아날로그-디지털 변환 장치에 있어서, 서로 중첩되지 않는 논-오버랩된 다수의 클럭 신호에 응답하여 상기 이미지 센서를 구동하는 단위 클럭당 상기 다수의 클럭 신호 수만큼 아날로그 비교 기준 전압을 변화시켜 각각 생성하기 위한 컬러별 비교 기준 전압 생성 수단을 포함하여, 상기 단위 화소에서 감지한 아날로그 데이터 신호를 디지털 데이터 신호로 변환한다.

바람직하게, 상기 비교 기준 전압 생성 수단은, 정입력단으로 입력 리셋 전압을 인가받으며, 출력단에 연결된 연산 증폭기; 상기 연산 증폭기의 부입력단 및 상기 출력단 사이에 연결되는 피드백 커패시터; 및 내부에 덤프 커패시터를 각각 구비하며, 상기 다수의 클럭 신호에 응답하여 각기 서로 다른 타이밍에서 입력 전압을 상기 덤프 커패시터에 인가하여 저장된 전하를 상기 피드백 커패시터에 축적하여 상기 연산 증폭기의 출력단 전압을 변경시키기 위한 다수의 덤프 셀을 포함한다.

또한, 본 발명은 일정 패턴으로 컬러 필터가 씌워져 각각이 하나의 특정 컬러만을 검출하는 단위 화소들로 어레이된 화소 어레이를 구비한 이미지 센서를 위한 아날로그-디지털 변환 장치에 있어서, 제1 및 제2 클럭 신호에 응답하여 상기 이미지 센서를 구동하는 단위 클럭당 2개의 아날로그 비교 기준 전압을 각각 생성하기 위한 컬러별 비교 기준 전압 생성 수단을 포함하여, 상기 단위 화소에서 감지한 아날로그 데이터 신호를 디지털 데이터 신호로 변환한다.

좀더 바람직하게, 상기 비교 기준 전압 생성 수단은, 정입력단으로 상기 비교 기준 전압 생성 수단의 초기값을 결정하는 입력 리셋 전압을 인가받으며, 출력단에 연결된 연산 증폭기; 상기 연산 증폭기의 부입력단 및 상기 출력단 사이에 연결되는 피드백 커패시터; 내부에 덤프 커패시터를 각각 구비하며, 상기 제1 및 제2 클럭 신호에 응답하여 각기 서로 다른 타이밍에서 입력 전압을 상기 덤프 커패시터에 인가하여 저장된 전하를 상기 피드백 커패시터에 축적하여 상기 연산 증폭기의 출력단 전압을 변경시키기 위한 제1 및 제2 덤프 셀을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명의 ADC는 회로의 구성에 따라 단위 클럭당 다수의 단위 전압만큼의 출력 전압 변동을 가질 수 있으나, 이해의 편의를 위해 각 클럭의 듀티 사이클(duty cycle)이 50%인 두 개의 중첩되지 않는 클럭을 사용한 경우를 일예로 들어 적분기 출력 파형을 도 5에 도시하였다.

도 5는 본 발명의 일실시예에 따른 ADC를 위해 단일 경사의 비교 기준 전압을 생성하는 적분기의 출력 신호 파형을 도시한 도면이다. 도 5에서, 점선으로 표시된 파형은 종래 적분기의 출력 신호 파형이고, 실선으로 표시된 파형은 본 발명에 따른 적분기의 출력 신호 파형을 각각 나타낸다.

도 5에 도시된 바와 같이, 적분기는 CDS 동작의 리셋 레벨 전압을 위해 임의의 경사의 아날로그 비교 기준 전압(400)을 생성하고, CDS 동작의 데이터 레벨의 전압을 위해 같은 경사를 가지는 아날로그 비교 기준전압(410)을 생성한다.

리셋 레벨 전압을 위해 임의의 경사의 아날로그 비교 기준 전압을 생성하는 구간(400)을 확대하여 재도시한 종래 적분기의 출력 신호와 본 발명에 따른 적분기 출력 신호의 아날로그 파형을 살펴보면, 종래 적분기의 출력 신호 파형의 경우(420)는 제2 클럭(CLK2) 정위상에서만 출력 전압을 일정한 단위 전압만큼 변동시킨 뒤, 제2 클럭(CLK2) 부위상(즉, 제1 클럭(CLK1)의 정위상)에서 변동된 값을 유지하는 것을 볼 수 있다. 그러나, 본 발명에 따른 적분기의 출력 신호 파형(430)은 제2 클럭(CLK2)의 부위상(즉, 제1 클럭(CLK1) 정위상)에서도 출력 전압을 단위 전압만큼 변동시키기 때문에 적분기에 사용된 연산 증폭기의 전력 소모 증가 없이도 단위 클럭당 동작 속도를 증가시킨다. 이는 도 5에서 각 경사의 기울기를 통해 확인할 수 있다. 따라서, CDS를 위해 리셋 전압 레벨과 데이터 전압 레벨을 읽어내는 2번의 과정을 통해 리셋 전압 레벨 측정을 위한 램프 신호 생성 시 사용되는 클럭 수를 절반으로 줄일 수 있고, 이와 동일하게 데이터 전압 레벨 측정을 위한 램프 신호 생성 시에도 적용되어 전체적으로 같은 동작 클럭에서 ADC의 해상도를 1비트 이상 더 증가시킬 수 있다.

도 6은 본 발명의 일실시예에 따른 상기 도 5의 비교 기준 전압 신호를 생성하기 위한 적분기 회로도이다.

도 6에서 리셋 신호(VRESET)는 적분기 출력 신호의 초기값을, 전압 이득 신호(VGAIN)는 클럭당 변화하는 적분기 출력 신호의 단위 변동폭을 각각 결정하는 입력 신호이다. 그리고, 프리셋 신호(PRESET)는 적분기의 출력단 전압을 미리 리셋 전압 레벨로 유지하도록 하는 신호이고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호는 상기 도 4에 도시된 바와 같은 신호 타이밍을 가지는 서로 중첩되지 않는 논-오버랩된 클럭 신호이다.

도시된 바와 같이 본 발명에 따른 적분기는 도 3에 도시된 종래의 적분기의 구성과 유사하되, 2개의 덤프 셀(500, 510)을 구비한다.

구체적으로, 정입력단(+)으로 입력 리셋 전압(VRESET)을 입력받으며, 출력단에 연결된 연산 증폭기(520)와, 연산 증폭기(520)의 부입력단(-) 및 출력단(OUT) 사이에 연결되는 피드백 커패시터(C3)와, 내부에 입력 덤프 커패시터(C4 또는 C5)를 구비하여 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 응답하여 입력 전압(VGAIN)을 입력 덤프 커패시터(C4 또는 C5)에 인가하여 저장된 전하를 피드백 커패시터(C3)에 축적하여 연산 증폭기(520)의 출력단 전압을 변경시키기 위한 2개의 덤프 셀(500, 510)과, 연산 증폭기(520)의 부입력단(-) 및 출력단(OUT) 사이에 연결되어, 프리셋 신호(PRESET)에 응답하여 연산 증폭기(520)의 출력단(OUT) 전압을 입력 리셋 전압(VRESET)으로 유지하기 위한 프리셋부(530)로 이루어지며, 덤프 셀(500)은 입력 덤프 커패시터(C4), 클럭당 변화하는 출력 신호의 단위 변동폭을 각각 결정하는 전압 이득 신호(VGAIN)를 입력하는 입력 전압단 및 덤프 커패시터(C4)의 일측 사이에 연결되며, 제1 클럭 신호(CLK1)에 응답하여 전압 이득 신호(VGAIN)를 덤프 커패시터(C4)로 스위칭하기 위한 스위치(S1), 접지 전원단 및 덤프 커패시터(C4)의 일측 사이에 연결되며, 제2 클럭 신호(CLK2)에 응답하여 덤프 커패시터(C4)를 리프레시하기 위한 스위치(S2), 입력 덤프 커패시터(C4)의 타측 및 연산 증폭기(520)의 부입력단(-) 사이에 연결되며, 제1 클럭 신호(CLK1)에 응답하여 입력 덤프 커패시터(C4)에서 덤프된 전하를 연산 증폭기(520)의 부입력단(-)에 연결된 피드백 커패시터(C3)에 재분배하기 위한 스위치(S3) 및 입력 덤프 커패시터(C4)의 타측 및 적분기 출력 신호의 초기값을 결정하는 리셋 신호(VRESET)를 입력하는 입력 전압단 사이에 연결되며, 제2 클럭 신호(CLK2)에 응답하여 연산 증폭기(520)의 정입력단(+)에 연결된 리셋 신호(VRESET)의 전압값으로 입력 덤프 커패시터(C4)에 전하를 축적하기 위한 스위치(S4)로 구성된다.

그리고, 또다른 덤프 셀(510)은 입력 덤프 커패시터(C5), 클럭당 변화하는 출력 신호의 단위 변동폭을 각각 결정하는 전압 이득 신호(VGAIN)를 입력하는 입력 전압단 및 덤프 커패시터(C5)의 일측 사이에 연결되며, 제2 클럭 신호(CLK2)에 응답하여 전압 이득 신호(VGAIN)를 덤프 커패시터(C5)로 스위칭하기 위한 스위치(S5), 접지 전원단 및 덤프 커패시터(C5)의 일측 사이에 연결되며, 제1 클럭 신호(CLK1)에 응답하여 덤프 커패시터(C5)를 리프레시하기 위한 스위치(S6), 입력 덤프 커패시터(C5)의 타측 및 연산 증폭기(520)의 부입력단(-) 사이에 연결되며, 제2 클럭 신호(CLK2)에 응답하여 입력 덤프 커패시터(C5)에서 덤프된 전하를 연산 증폭기(520)의 부입력단(-)에 연결된 피드백 커패시터(C3)에 재분배하기 위한 스위치(S7) 및 입력 덤프 커패시터(C5)의 타측 및 적분기 출력 신호의 초기값을 결정하는 리셋 신호(VRESET)를 입력하는 입력 전압단 사이에 연결되며, 제1 클럭 신호(CLK1)에 응답하여 연산 증폭기(520)의 정입력단(+)에 연결된 리셋 신호(VRESET)의 전압값으로 입력 덤프 커패시터(C5)에 전하를 축적하기 위한 스위치(S8)로 구성된다.

여기서, 2개의 덤프 셀(500, 510)은 서로 중첩되지 않는 정반대의 클럭을 사용한 점을 제외하면 사용된 소자의 크기나 연결 등이 서로 동일하게 구성되며, 특히 덤프 셀(510)은 종래의 적분기 회로와 그 구성이 동일하다. 따라서, 각 덤프 셀(500, 510)의 동작은 사용되는 클럭만 바뀐다는 점을 제외하면 종래의 적분기와 그 동작이 크게 다르지는 않다. 그러나, 서로 중첩되지 않는 2개의 클럭 신호(CLK1, CLK2)마다 출력을 단위 전압만큼 변동시키기 때문에 같은 동작 속도에서도 종래의 적분기보다 동작 속도를 2배 빠르게 할 수 있다.

먼저, 덤프 셀(500)의 덤프 커패시터(C4)는 제2 클럭 신호(CLK2) 위상에서 스위치(S2 및 S4)의 스위칭 동작을 통해 리셋 전압(VRESET)으로 초기화된다. 초기화된 덤프 셀(500)의 덤프 커패시터(C4)는 제1 클럭 신호(CLK1) 위상에서 스위치(S1 및 S3)의 스위칭 동작을 통해 전압 이득 신호(VGAIN) 값(즉, 입력 전압)의 인가에 따라 축적된 전하를 피드백 커패시터(C3)에 재분배하여 연산 증폭기(520)의 출력단(OUT) 전압을 단위 전압만큼 변경시킨다. 그와 동시에, 덤프 셀(510)의 덤프 커패시터(C5)는 상기 제1 클럭 신호(CLK1) 위상에서 스위치(S6 및 S8)의 스위칭 동작을 통해 리셋 전압(VRESET)으로 초기화되고, 그 다음번 제2 클럭 신호(CLK2) 위상에서 스위치(S5 및 S7)의 스위칭 동작을 통해 전압 이득 신호(VGAIN) 값(즉, 입력 전압)의 인가에 따라 축적된 전하를 피드백 커패시터(C3)에 재분배하여 연산 증폭기(520)의 출력단(OUT) 전압을 단위 전압만큼 다시 변경시킨다.

상기와 같은, 2개의 덤프 셀(500, 510)의 동작이 제1 및 제2 클럭 신호(CLK1, CLK2)에 따라 반복되면서 램프 신호, 즉 아날로그 비교 기준 전압을 생성하게 된다.

이때, 각 덤프 셀(500, 510)은 덤프 커패시터(C4, C5) 뿐 아니라 이에 결합된 스위치까지도 그 크기가 서로 동일하다. 한편, 각 클럭 위상에서 하나의 덤프 셀만 동작하므로 연산 증폭기(520)의 부하 조건이 항상 일정하기 때문에 동작 속도가 2배 증가하는 효과를 얻으면서도 연산 증폭기(520)의 크기나 전력 소모가 증가할 필요는 없다.

또한, 상기와 같은 본 발명의 적분기는 제1 및 제2 클럭 신호에 한정되어 동작하는 것이 아니라, 서로 중첩되지 않는 다수의 클럭 신호에 각각 응답하여 동작하는 다수의 덤프 셀을 구비하여 상기 다수의 클럭 신호 수만큼 단위 클럭당 비교 기준 전압 레벨을 변화시켜 출력할 수 있도록 구성할 수 있다.

단, 상기와 같은 본 발명의 적분기를 사용하여 고해상도 ADC를 구현할 경우, 종래의 적분기를 사용한 ADC가 램프 신호 생성 시 단위 클럭의 정해진 하나의 레벨에 대해서만 증가된 디지털 코드를 비교기의 다음에 위치한 래치에 기록하는 데 비해 단위 클럭의 레벨이 변화할 때마다 증가된 디지털 코드를 래치에 기록하여야 한다. 대신, 최종 디지털 출력 코드는 그대로 단위 클럭 하나당 하나씩 얻어지므로 전체적으로도 전력 소모의 증가는 거의 없다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 단일경사 ADC의 아날로그 비교 기준 전압 생성기인 적분기에서 제1 및 제2 클럭 신호 모두에 응답하여 출력 전압을 단위 전압만큼 변화시켜 아날로그 비교 기준 전압을 생성하고, 생성된 비교 기준 전압을 사용하여 화소 어레이로부터의 아날로그 출력 전압을 디지털 출력 전압으로 변환시킴으로써 단위 클럭당 아날로그 비교 기준 전압을 2회 이상 단위 전압만큼 변화시켜 동작 속도를 2배 이상 증가시키고, 그에 따라 이미지 센서로부터 출력되는 디지털 코드의 해상도를 높일 수 있는 효과가 있다.

또한, 본 발명은 모니터 출력을 목적으로하는 CMOS 이미지 센서에 적용되어, 보다 높은 동작 속도에서 고해상도의 출력 디지털 코드를 얻을 수 있음으로 인해 별도의 전력 소모 및 면적의 증가를 최소화하는 효과가 있다.

Claims

일정 패턴으로 컬러 필터가 씌워져 각각이 하나의 특정 컬러만을 검출하는 단위 화소들로 어레이된 화소 어레이를 구비한 이미지 센서를 위한 아날로그-디지털 변환 장치에 있어서,

서로 중첩되지 않는 논-오버랩된 다수의 클럭 신호에 응답하여 상기 이미지 센서를 구동하는 단위 클럭당 상기 다수의 클럭 신호 수만큼 아날로그 비교 기준 전압을 변화시켜 각각 생성하기 위한 컬러별 비교 기준 전압 생성 수단을 포함하여,

상기 단위 화소에서 감지한 아날로그 데이터 신호를 디지털 데이터 신호로 변환하는 아날로그-디지털 변환 장치.
제 1 항에 있어서, 상기 비교 기준 전압 생성 수단은,

정입력단으로 입력 리셋 전압을 인가받으며, 출력단에 연결된 연산 증폭기;

상기 연산 증폭기의 부입력단 및 상기 출력단 사이에 연결되는 피드백 커패시터; 및

내부에 덤프 커패시터를 각각 구비하며, 상기 다수의 클럭 신호에 응답하여 각기 서로 다른 타이밍에서 입력 전압을 상기 덤프 커패시터에 인가하여 저장된 전하를 상기 피드백 커패시터에 축적하여 상기 연산 증폭기의 출력단 전압을 변경시키기 위한 다수의 덤프 셀

을 포함하여 이루어지는 아날로그-디지털 변환 장치.
일정 패턴으로 컬러 필터가 씌워져 각각이 하나의 특정 컬러만을 검출하는 단위 화소들로 어레이된 화소 어레이를 구비한 이미지 센서를 위한 아날로그-디지털 변환 장치에 있어서,

제1 및 제2 클럭 신호에 응답하여 상기 이미지 센서를 구동하는 단위 클럭당 2개의 아날로그 비교 기준 전압을 각각 생성하기 위한 컬러별 비교 기준 전압 생성 수단을 포함하여,

상기 단위 화소에서 감지한 아날로그 데이터 신호를 디지털 데이터 신호로 변환하는 경사 아날로그-디지털 변환 장치.
제 3 항에 있어서, 상기 비교 기준 전압 생성 수단은,

정입력단으로 상기 비교 기준 전압 생성 수단의 초기값을 결정하는 입력 리셋 전압을 인가받으며, 출력단에 연결된 연산 증폭기;

상기 연산 증폭기의 부입력단 및 상기 출력단 사이에 연결되는 피드백 커패시터;

내부에 덤프 커패시터를 각각 구비하며, 상기 제1 및 제2 클럭 신호에 응답하여 각기 서로 다른 타이밍에서 입력 전압을 상기 덤프 커패시터에 인가하여 저장된 전하를 상기 피드백 커패시터에 축적하여 상기 연산 증폭기의 출력단 전압을 변경시키기 위한 제1 및 제2 덤프 셀

을 포함하여 이루어지는 아날로그-디지털 변환 장치.
제 4 항에 있어서, 상기 제1 및 제2 클럭 신호는,

서로 중첩되지 않는 논-오버랩된 클럭 신호인 것을 특징으로 하는 아날로그-디지털 변환 장치.
제 4 항에 있어서, 상기 비교 기준 전압 생성 수단은,

상기 연산 증폭기의 부입력단 및 상기 출력단 사이에 연결되어, 프리셋 신호에 응답하여 상기 연산 증폭기의 출력단 전압을 상기 입력 리셋 전압으로 유지하기 위한 프리셋 수단

을 더 포함하여 이루어지는 아날로그-디지털 변환 장치.
제 4 항에 있어서, 상기 제1 덤프 셀은,

제1 덤프 커패시터;

클럭당 변화하는 출력 신호의 단위 변동폭을 결정하는 상기 입력 전압을 인가하는 입력 전압단 및 상기 제1 덤프 커패시터의 일측 사이에 연결되며, 상기 제1 클럭 신호에 응답하여 상기 입력 전압을 상기 제1 덤프 커패시터로 스위칭하기 위한 제1 스위칭 수단;

접지 전원단 및 상기 제1 덤프 커패시터의 일측 사이에 연결되며, 상기 제2 클럭 신호에 응답하여 상기 제1 덤프 커패시터를 리프레시하기 위한 제2 스위칭 수단;

상기 제1 덤프 커패시터의 타측 및 상기 연산 증폭기의 부입력단 사이에 연결되며, 상기 제1 클럭 신호에 응답하여 상기 제1 덤프 커패시터에서 덤프된 전하를 상기 연산 증폭기의 부입력단에 연결된 상기 피드백 커패시터에 재분배하기 위한 제3 스위칭 수단; 및

상기 제1 덤프 커패시터의 타측 및 상기 입력 리셋 전압을 인가하는 입력 전압단 사이에 연결되며, 상기 제2 클럭 신호에 응답하여 상기 연산 증폭기의 상기 입력 리셋 전압으로 상기 제1 덤프 커패시터에 전하를 축적하기 위한 제4 스위칭 수단

을 포함하여 이루어지는 아날로그-디지털 변환 장치.
제 7 항에 있어서, 상기 제2 덤프 셀은,

제2 덤프 커패시터;

클럭당 변화하는 출력 신호의 단위 변동폭을 결정하는 상기 입력 전압을 인가하는 입력 전압단 및 상기 제2 덤프 커패시터의 일측 사이에 연결되며, 상기 제2 클럭 신호에 응답하여 상기 입력 전압을 상기 제2 덤프 커패시터로 스위칭하기 위한 제5 스위칭 수단;

접지 전원단 및 상기 제2 덤프 커패시터의 일측 사이에 연결되며, 상기 제1 클럭 신호에 응답하여 상기 제2 덤프 커패시터를 리프레시하기 위한 제6 스위칭 수단;

상기 제2 덤프 커패시터의 타측 및 상기 연산 증폭기의 부입력단 사이에 연결되며, 상기 제2 클럭 신호에 응답하여 상기 제2 덤프 커패시터에서 덤프된 전하를 상기 연산 증폭기의 부입력단에 연결된 상기 피드백 커패시터에 재분배하기 위한 제7 스위칭 수단; 및

상기 제2 덤프 커패시터의 타측 및 상기 입력 리셋 전압을 인가하는 입력 전압단 사이에 연결되며, 상기 제1 클럭 신호에 응답하여 상기 연산 증폭기의 입력 리셋 전압으로 상기 제2 덤프 커패시터에 전하를 축적하기 위한 제8 스위칭 수단

을 포함하여 이루어지는 아날로그-디지털 변환 장치.