KR20010038578A - A method of fabricating a capacitor in semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a capacitor is provided to prevent a bridge phenomenon and to guarantee sufficient capacitance, by forming the first surface-area-enhanced-silicon(SAES) of a sufficient size on an inner surface and an inner lower surface of a lower electrode pattern, and by forming the second SAES of a relatively small size on an outer side surface of the lower electrode pattern. CONSTITUTION: A conductive plug penetrates an etch stop layer(23) and the first insulating layer, contacting an impurity diffusion region and formed in a semiconductor substrate(20). The second insulating layer is formed on the etch stop layer. The second insulating layer in a portion for a lower electrode is eliminated by a predetermined depth to form an opening exposing a predetermined portion of the etch stop layer including the surface of the plug. A cylindrical lower electrode pattern(270) is formed, contacting the surface of the plug and covering a side surface and a lower surface portion of the opening. Pluralities of the first protrusions(29) of the first size are formed on an exposed surface of the lower electrode pattern. A passivation layer covering the first protrusion is formed. The second insulating layer is eliminated to expose an outer surface of the lower electrode pattern. Pluralities of the second protrusions(31) of the second size are formed on the exposed outer surface of the lower electrode pattern. The passivation layer is removed, and a dielectric layer and an upper electrode are sequentially formed on the lower electrode pattern.

Description

반도체장치의 캐패시터 제조방법{A method of fabricating a capacitor in semiconductor device}A method of fabricating a capacitor in semiconductor device

본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 캐패시터의 충분한 캐패시턴스를 확보하기 위하여 유전막이 형성되는 하부전극의 표면적을 증가시키도록 하부전극의 내측과 외측에 각각 상이한 크기의 돌출부를 이회의 공정으로 형성하므로서 필요 캐패시턴스를 확보하며 동시에 이웃한 하부전극과의 브릿지(bridge) 현상을 방지하는 반도체장치의 캐패시터 하부전극 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and in particular, a protrusion having different sizes, respectively, on the inside and the outside of the bottom electrode is increased so as to increase the surface area of the bottom electrode on which the dielectric film is formed in order to secure sufficient capacitance of the capacitor. The present invention relates to a method for fabricating a capacitor lower electrode of a semiconductor device which secures a necessary capacitance and prevents a bridge phenomenon with a neighboring lower electrode by forming the process.

반도체소자가 고집적화됨에 따라 셀의 싸이즈가 감소함에 따라 캐패시터가 차지하는 면적 또한 감소하게 된다. 따라서, 필요 정전용량(capacitance)를 확보하기 위하여 하부전극 표면을 불규칙적으로 형성한다.As the semiconductor devices are highly integrated, the area occupied by the capacitor also decreases as the size of the cell decreases. Therefore, the surface of the lower electrode is irregularly formed to secure the required capacitance.

그러나, 하부전극의 패턴을 실린더(cylinder) 형태 내지는 크라운(crown) 구조로 형성할 경우 하부전극의 상부형태가 뾰족해진다.However, when the pattern of the lower electrode is formed in a cylinder form or a crown structure, the upper form of the lower electrode becomes sharp.

종래 기술의 캐패시터 제조공정에 있어서 실린더 내지는 크라운(crown) 구조의 하부전극을 형성하는 방법은 도전층을 증착 후 에치백을 실시하여 하부전극패턴을 형성한 다음 희생층 산화막을 습식식각으로 제거한다. 이때, 하부전극패턴의 상부는 에치백 때문에 뾰족한 첨점형태를 갖게 된다.In the capacitor manufacturing process of the prior art, a method of forming a lower electrode having a cylinder or crown structure is etched back after depositing a conductive layer to form a lower electrode pattern, and then a sacrificial layer oxide film is removed by wet etching. At this time, the upper portion of the lower electrode pattern has a sharp pointed shape due to the etch back.

그리고, 필요한 하부전극의 표면적을 확보하기 위하여 하부전극의 표면에 HSG(hemisphere silicon grain) 등으로 돌출부를 형성하게 된다.In order to secure the required surface area of the lower electrode, protrusions are formed on the surface of the lower electrode using hemisphere silicon grain (HSG).

즉, 표면적확장실리콘(surface area enhanced silicon, 이하 SAES라 함)을 형성하기 위하여 일회의 HSG 공정을 실시한다.In other words, one time HSG process is performed to form surface area enhanced silicon (hereinafter referred to as SAES).

하부전극의 표면적을 확대시키기 위한 일반적인 공정으로 SAES공정을 사용하는데, 이 공정의 관건은 캐패시터의 전기적 특성을 유지하면서 SAES의 밀도 및 그레인 크기를 극대화시켜 최대 캐패시턴스를 확보하는데 있다.The SAES process is used as a general process to increase the surface area of the lower electrode. The key to this process is to maximize the density and grain size of the SAES while maintaining the electrical characteristics of the capacitor to obtain the maximum capacitance.

그러나, 실리콘 그레인의 크기를 극대화시키는 경우, 하부전극의 첨점부위에 형성되는 실리콘 그레인들은 물리적 스트레스에 취약한 형태를 갖기 때문에 오목한 부위가 도핑전 세정, 유전막증착전 세정 등의 후속공정에서 실린더 형태의 하부전극패턴으로부터 떨어지게 되어 캐패시턴스의 감소를 초래하고 이웃한 소자 들을 단락시킬 수 있다.However, in the case of maximizing the size of the silicon grain, the silicon grains formed on the peaks of the lower electrode are vulnerable to physical stress, so the recessed portion is formed in the lower part of the cylinder shape in the subsequent process such as cleaning before doping and dielectric film deposition. It may be separated from the electrode pattern, resulting in a decrease in capacitance and shorting neighboring devices.

도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도이다.1A to 1E are cross-sectional views of a capacitor lower electrode manufacturing process of a semiconductor device according to the prior art.

도 1a를 참조하면, P형의 반도체기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑된 불순물확산영역(11)을 형성한 후, 반도체기판(10) 상에 제 1 절연층(12)으로 산화막(12)과 식각정지층(13)으로 질화막(13)을 차례로 형성하고 그 위에 포토레지스트(도시안함)를 도포하여 형성한다. 이 제 1 절연층(12)과 식각정지층(13)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 포토레지스트패턴을 식각마스크로 이용하여 제거하여 불순물영역(11)을 노출시키는 접촉구를 형성한다.Referring to FIG. 1A, after forming an impurity diffusion region 11 doped with N-type impurities such as an asic (As) or phosphorus (P) on a P-type semiconductor substrate 10, the semiconductor substrate ( 10. The nitride film 13 is sequentially formed on the oxide film 12 and the etch stop layer 13 on the first insulating layer 12, and a photoresist (not shown) is applied thereon. Predetermined portions of the first insulating layer 12 and the etch stop layer 13 are removed using a photoresist pattern as an etching mask by photolithography to form contact holes exposing the impurity region 11. do.

포토레지스트패턴을 제거한 다음, 접촉구를 충분히 매립하도록 식각정지층(13) 상에 제 1 도전층으로 불순물 P 이온이 도핑된 제 1 다결정실리콘층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.After the photoresist pattern is removed, the first polycrystalline silicon layer doped with the impurity P ions as the first conductive layer on the etch stop layer 13 is filled with chemical vapor deposition (hereinafter, CVD). Deposition).

그리고, 제 1 다결정실리콘층에 에치백이나 씨엠피(CMP)공정을 실시하여 콘택플러그(contact plug, 14)를 형성한다.In addition, a contact plug 14 is formed on the first polysilicon layer by performing an etch back or CMP process.

그다음, 기판의 전면에 절연막으로 산화막을 CVD법으로 증착하여 제 2 절연층(15)을 두껍게 형성한다.Next, an oxide film is deposited by an CVD method on the entire surface of the substrate to form a thick second insulating layer 15.

그리고, 제 2 절연층(15) 위에 포토레지스트를 도포한 다음 캐패시터의 하부전극이 형성될 부위를 노출시키는 포토레지스트패턴(도시안함)을 형성한다.After the photoresist is applied on the second insulating layer 15, a photoresist pattern (not shown) is formed to expose a portion where the lower electrode of the capacitor is to be formed.

그 다음, 포토레지스트패턴으로 보호되지 않는 부위의 제 2 절연층을 제거하여 하부전극이 형성될 공간을 제공하며 플러그(14)의 상부 표면을 노출시키는 윈도우를 형성한다.Next, the second insulating layer of the portion not protected by the photoresist pattern is removed to provide a space in which the lower electrode is to be formed and to form a window exposing the upper surface of the plug 14.

그리고, 포토레지스트패턴을 제거한 다음, 윈도우의 측면 및 하부 표면, 즉, 플러그(14)의 노출된 표면을 포함하도록 하여 잔류한 제 2 절연층(15)의 노출된 표면에 스토리지전극인 하부전극패턴 형성용으로 비정질실리콘인 α-실리콘층(17)을 증착하여 형성한다. 이때, α-실리콘층은 도전성을 갖기 위하여 불순물이 도핑된 비정질실리콘으로 형성한다.After removing the photoresist pattern, the lower electrode pattern, which is a storage electrode, is formed on the exposed surface of the second insulating layer 15 remaining by including the exposed surface of the side surface and the lower surface of the window, that is, the plug 14. For formation, it is formed by depositing an amorphous silicon (α-silicon layer 17). In this case, the α-silicon layer is formed of amorphous silicon doped with impurities in order to have conductivity.

그리고, 하부전극패턴을 형성하기 위한 희생층(18)으로 산화막(18)을 α-실리콘층(17)이 형성된 윈도우를 충분히 매립하도록 증착하여 형성한다.The oxide film 18 is formed by depositing the window on which the α-silicon layer 17 is formed to sufficiently fill the sacrificial layer 18 for forming the lower electrode pattern.

이때, 희생층(18)은 평탄화성이 우수한 SOG(Silicon On Glass), BPSG(Boro Phospho Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등의 산화막을 두껍게 증착하여 형성한다.At this time, the sacrificial layer 18 is formed by thickly depositing an oxide film such as SOG (Silicon On Glass), BPSG (Boro Phospho Silicate Glass) or PSG (Phospho Silicate Glass).

도 1b를 참조하면, 희생층(18)에 대하여 에치백공정을 실시하여 제 2 절연층(15) 상부에 형성된 α-실리콘층(17)의 표면이 노출되도록 윈도우부위에만 희생층(180)을 잔류시킨다. 이때, 잔류한 희생층(180)은 α-실리콘층(17)에 대한 하부전극패턴 형성용 식각시 하부전극의 저면부를 형성할 부위를 식각으로부터 보호하는 역할을 한다.Referring to FIG. 1B, the sacrificial layer 180 is applied only to the window portion so that the surface of the α-silicon layer 17 formed on the second insulating layer 15 is exposed by performing an etch back process on the sacrificial layer 18. Remain. In this case, the remaining sacrificial layer 180 serves to protect a portion to form the bottom portion of the lower electrode from etching during the etching of the lower electrode pattern forming on the α-silicon layer 17.

도 1c를 참조하면, 노출된 α-실리콘층에 대하여 에치백공정을 실시하여 제 2 절연층(15) 상부 표면에 위치한 α-실리콘층을 제거하여 하부전극패턴(170)을 형성한다. 이때, 형성된 하부전극패턴(170)의 상부 모서리는 에치백공정으로 첨점 부위(P1)가 되는데, 이 부위는 나머지 하부전극패턴보다 두께가 얇으므로 물리적 스트레스에 취약한 부위이다.Referring to FIG. 1C, the lower electrode pattern 170 is formed by performing an etch back process on the exposed α-silicon layer to remove the α-silicon layer disposed on the upper surface of the second insulating layer 15. At this time, the upper edge of the formed lower electrode pattern 170 becomes the peak point P1 by an etch back process, which is thinner than the remaining lower electrode pattern, and thus is vulnerable to physical stress.

도 1d를 참조하면, 잔류한 희생층과 제 2 절연층을 습식식각으로 제거하여 하부전극패턴(170)을 완전히 노출시킨다.Referring to FIG. 1D, the remaining sacrificial layer and the second insulating layer are removed by wet etching to completely expose the lower electrode pattern 170.

그 다음, 하부전극패턴(170)의 표면적을 확장시키는 표면적확장실리콘(SAES)을 형성하기 위하여 하부전극패턴(170)의 표면에 돌출부(19)인 반구형실리콘그레인(HSG,19)을 형성한다. 이때, 반구형실리콘그레인(19)은 노출된 하부전극패턴(170)의 표면에 SiH4기체를 흘려 증착되게 하여 형성한다.Next, in order to form a surface area expansion silicon (SAES) that extends the surface area of the lower electrode pattern 170, a hemispherical silicon grain (HSG) 19, which is a protrusion 19, is formed on the surface of the lower electrode pattern 170. At this time, the hemispherical silicon grains 19 are formed by flowing SiH 4 gas on the exposed surface of the lower electrode pattern 170.

그러나, 물리적 스트레스에 취약한 하부전극패턴(170)의 첨점부(V)에 형성된 돌출부(19)는 불안정하여 용이하게 하부전극패턴(170)으로부터 이탈될 수 있다.However, the protrusion 19 formed in the peak portion V of the lower electrode pattern 170 which is vulnerable to physical stress may be unstable and may be easily separated from the lower electrode pattern 170.

그 다음, 공핍현상을 방지하기 위하여, 필요한 경우, 하부전극 표면에 형성된 자연산화막을 제거한 후 추가 불순물 이온주입을 하부전극패턴(170) 및 돌출부(19)에 실시한다. 이는 HSG 형성 측면에서 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.Then, in order to prevent the depletion phenomenon, if necessary, after removing the natural oxide film formed on the lower electrode surface, additional impurity ion implantation is performed on the lower electrode pattern 170 and the protrusion 19. This is advantageous as the incubation time for crystallization in terms of HSG formation is longer, and further doping is necessary because the incubation time is long, the deposition temperature of the silicon layer must be low or the doping concentration must be low.

이후, 도시되지는 않았지만, 최종 하부전극(170,19) 표면에 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막을 형성한 다음, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.Subsequently, although not shown, the dielectric film is formed by depositing Ta 2 O 5 having excellent dielectric constant on the surfaces of the final lower electrodes 170 and 19, and then performing post-treatment on the dielectric film in an oxygen atmosphere to improve the characteristics of the dielectric film. Make it good This is to form a molecular formula consisting of Ta 2 O 5 in order to obtain a dielectric constant value of an ideal dielectric film since the dielectric film is generally composed of Ta 2 O 5-x .

그리고, 유전막의 표면에 TiN층을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.A capacitor is manufactured by depositing a TiN layer on the surface of the dielectric film to form a metal plate electrode as an upper electrode.

그러나, 상술한 종래의 캐패시터 제조방법은 실린더 형태의 하부전극패턴에 형성된 SAES중 뾰족하고 얇은 첨점부위에 형성된 돌출부위가 하부전극패턴으로부터 용이하게 외부 물리적 충격에 기인하여 이탈되므로 떨어져 나온 실리콘 그레인들이 이웃한 실린더간의 단락(브릿지현상)을 초래하여 소자의 수율을 감소시키는 문제점이 있다.However, in the above-described conventional capacitor manufacturing method, the silicon grains which are separated from the SAES formed in the cylindrical lower electrode pattern are easily separated from the lower electrode pattern due to the external physical impact. There is a problem of reducing the yield of the device by causing a short circuit (bridge phenomenon) between one cylinder.

따라서, 본 발명의 목적은 캐패시터의 충분한 캐패시턴스를 확보하기 위하여 유전막이 형성되는 하부전극의 표면적을 증가시키도록 하부전극의 내측과 외측에 각각 상이한 크기의 돌출부를 이회의 공정으로 형성하므로서 필요 캐패시턴스를 확보하며 동시에 이웃한 하부전극과의 브릿지(bridge) 현상을 방지하는 반도체장치의 캐패시터 하부전극 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to secure the required capacitance by forming the projections of different sizes on the inside and the outside of the lower electrode in a two-step process to increase the surface area of the lower electrode on which the dielectric film is formed in order to secure sufficient capacitance of the capacitor. In addition, the present invention provides a method for manufacturing a capacitor lower electrode of a semiconductor device which prevents a bridge phenomenon from neighboring lower electrodes.

상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 하부전극 형성부위가 정의된 반도체기판 상에 식각정지층과 제 1 절연층을 차례로 형성하고 제 1 절연층과 식각정지층의 소정 부위를 제거하여 반도체기판의 소정 부위를 노출시키는 홀을 형성하며 홀을 충전하도록 도전성물질로 플러그를 형성하는 단계와, 플러그와 식각정지층 상에 제 2 절연층을 형성하는 단계와, 하부전극 형성부위의 제 2 절연층을 소정의 깊이로 제거하여 플러그 표면을 포함하는 상기 식각정지층의 소정부위를 노출시키는 개구부를 형성하는 단계와, 플러그 표면과 접촉하며 개구부의 측면 및 저면부를 덮는 실린더형태의 하부전극패턴을 형성하는 단계와, 하부전극패턴의 노출된 표면에 제 1 크기를 갖는 다수개의 제 1 돌출부를 형성하는 단계와, 제 1 돌출부를 덮는 보호막을 형성하는 단계와, 제 2 절연층을 제거하여 하부전극패턴의 외측 표면을 노출시키는 단계와, 노출된 하부전극패턴의 외측 표면에 제 2 크기를 갖는 다수개의 제 2 돌출부를 형성하는 단계와, 보호막을 제거하고 유전막 및 상부전극을 하부전극패턴상에 차례로 형성하는 단계를 포함하여 이루어진다.For the above-described object, a method of manufacturing a capacitor of a semiconductor device according to the present invention is to sequentially form an etch stop layer and a first insulating layer on a semiconductor substrate on which a lower electrode forming portion is defined, and a predetermined portion of the first insulating layer and the etch stop layer. Forming a hole exposing a predetermined portion of the semiconductor substrate by forming a hole; forming a plug with a conductive material to fill the hole; forming a second insulating layer on the plug and the etch stop layer; and forming a lower electrode. Removing the second insulating layer to a predetermined depth to form an opening for exposing a predetermined portion of the etch stop layer including the plug surface, and contacting the surface of the plug and covering the side surface and the bottom of the opening to form a lower portion. Forming an electrode pattern, forming a plurality of first protrusions having a first size on the exposed surface of the lower electrode pattern, and Forming a protective film covering the outlet portion, exposing the outer surface of the lower electrode pattern by removing the second insulating layer, and forming a plurality of second protrusions having a second size on the outer surface of the exposed lower electrode pattern; And removing the protective film and sequentially forming the dielectric film and the upper electrode on the lower electrode pattern.

도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도1A to 1D are cross-sectional views of a capacitor lower electrode manufacturing process of a semiconductor device according to the related art.

도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도2A to 2F are cross-sectional views of a capacitor lower electrode manufacturing process of a semiconductor device according to the present invention.

본 발명은 실리더 형태의 하부전극패턴 내부에 싸이즈가 큰 실리콘그레인으로 이루어진 제 1 돌출부를 형성하고 하부전극패턴 외부에는 싸이즈가 작은 실리콘그레인으로 이루어진 제 2 돌출부를 이회의 SAES 공정으로 형성하므로서, 첨점부위에 형성된 실리콘그레인이 유발하는 실린더 구조의 하부전극간의 단락을 방지할 수 있다.The present invention forms a first protrusion made of silicon grains having a large size inside the lower electrode pattern in the form of a cylinder, and a second protrusion made of silicon grains having a small size is formed outside the bottom electrode pattern in a two-time SAES process. Short circuit between the lower electrodes of the cylinder structure caused by the silicon grain formed in the site can be prevented.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도이다.2A to 2F are cross-sectional views of a capacitor lower electrode manufacturing process of a semiconductor device according to the present invention.

도 2a를 참조하면, p형의 실리콘으로 이루어진 반도체기판(20) 상에 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(21)을 형성한 후, 반도체기판(20) 상에 제 1 절연층(22)으로 산화막(22)과 식각정지층(23)으로 질화막(23)을 차례로 화학기상증착으로 형성하고, 그 위에 포토레지스트(도시안함)를 도포한 후 노광 및 현상하여 스토리지전극노드 콘택 형성을 위한 포토레지스트패턴(도시안함)을 형성한다.Referring to FIG. 2A, after the impurity diffusion region 21 in which the n-type impurities such as the asic (As) or the phosphorus (P) are doped with high concentration is formed on the semiconductor substrate 20 made of p-type silicon, On the semiconductor substrate 20, an oxide film 22 is formed as a first insulating layer 22 and a nitride film 23 is formed by chemical vapor deposition as an etch stop layer 23, and a photoresist (not shown) is applied thereon. After exposure and development, a photoresist pattern (not shown) for forming a storage electrode node contact is formed.

그리고, 제 1 절연층(22)과 식각정지층(23)의 소정 부분을 포토레지스트패턴을 식각마스크로 이용하여 제거하여 고농도로 도핑된 불순물확산영역(21)을 노출시키는 접촉구를 형성한다.Predetermined portions of the first insulating layer 22 and the etch stop layer 23 are removed using a photoresist pattern as an etching mask to form contact holes for exposing the highly doped impurity diffusion region 21.

포토레지스트패턴을 제거한 다음, 접촉구를 충분히 매립하도록 식각정지층(23) 상에 제 1 도전층으로 불순물 P 이온이 도핑된 제 1 다결정실리콘층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.After the photoresist pattern is removed, the first polycrystalline silicon layer doped with the impurity P ions with the first conductive layer on the etch stop layer 23 is sufficiently deposited on the etch stop layer 23 (hereinafter referred to as CVD). Deposition).

그리고, 제 1 다결정실리콘층에 에치백이나 씨엠피(CMP)공정을 실시하여 잔류한 다결정실리콘으로 이루어진 콘택플러그(contact plug, 24)를 형성한다.Then, an etch back or CMP process is performed on the first polycrystalline silicon layer to form a contact plug 24 made of the remaining polycrystalline silicon.

그다음, 기판의 전면에 절연막으로 산화막을 CVD법으로 증착하여 제 2 절연층(25)을 두껍게 형성한다. 이때, 증착되는 제 2 절연층(25)은 실린더 형태의 하부전극패턴이 형성될 캐스트(cast)를 제공하기 위해서이며, 그 증착두께는 형성될 캐패시터의 캐패시턴스를 고려하여 결정한다.Then, an oxide film is deposited by an CVD method on the entire surface of the substrate to form a thick second insulating layer 25. In this case, the second insulating layer 25 to be deposited is to provide a cast in which the lower electrode pattern in the form of a cylinder is to be formed, and the deposition thickness thereof is determined in consideration of the capacitance of the capacitor to be formed.

그리고, 제 2 절연층(25) 위에 포토레지스트를 도포한 다음 캐패시터의 하부전극이 형성될 부위를 노출시키는 포토레지스트패턴(도시안함)을 형성한다.After the photoresist is applied on the second insulating layer 25, a photoresist pattern (not shown) is formed to expose a portion where the lower electrode of the capacitor is to be formed.

그 다음, 포토레지스트패턴으로 보호되지 않는 부위의 제 2 절연층을 건식식각 등의 비등방성식각으로 제거하여 하부전극이 형성될 공간을 제공하며 플러그(24)의 상부 표면을 노출시키는 윈도우를 형성한다.Then, the second insulating layer of the portion not protected by the photoresist pattern is removed by anisotropic etching such as dry etching to provide a space for forming the lower electrode and to form a window exposing the upper surface of the plug 24. .

그리고, 포토레지스트패턴을 제거한 다음, 윈도우의 측면 및 하부 표면, 즉, 플러그(24)의 노출된 표면을 포함하도록 하여 잔류한 제 2 절연층(25)의 노출된 표면에 스토리지전극인 하부전극패턴 형성용으로 비정질실리콘인 α-실리콘층(27)을 증착하여 형성한다. 이때, α-실리콘층은 도전성을 갖기 위하여 불순물이 도핑된 비정질실리콘으로 형성한다.After removing the photoresist pattern, the lower electrode pattern serving as a storage electrode is formed on the exposed surface of the second insulating layer 25 remaining by including the exposed surface of the side surface and the lower surface of the window, that is, the plug 24. For formation, it is formed by depositing an amorphous silicon (α-silicon layer 27). In this case, the α-silicon layer is formed of amorphous silicon doped with impurities in order to have conductivity.

그리고, 하부전극패턴을 형성하기 위한 희생층(28)으로 산화막(28)을 α-실리콘층(27)이 형성된 윈도우를 충분히 매립하도록 증착하여 형성한다.The oxide film 28 is formed by depositing the window on which the α-silicon layer 27 is formed to sufficiently fill the sacrificial layer 28 for forming the lower electrode pattern.

이때, 희생층(28)은 제 2 절연층(25)과 식각선택비가 크고 동시에 평탄화성이 우수한 SOG(Silicon On Glass), BPSG(Boro Phospho Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등의 산화막으로 두껍게 형성한다.In this case, the sacrificial layer 28 may be formed of an oxide film such as SOG (Silicon On Glass), BOSG (Boro Phospho Silicate Glass), or PSG (Phospho Silicate Glass). Form thickly.

도 2b를 참조하면, 희생층에 대하여 에치백공정을 실시하여 제 2 절연층(25) 상부에 형성된 α-실리콘층(27)의 표면이 노출되도록 윈도우부위에만 희생층(280)을 잔류시킨다. 이때, 잔류한 희생층(280)은 α-실리콘층(27)에 대한 하부전극패턴 형성용 식각시 하부전극의 저면부를 형성할 부위를 식각으로부터 보호하는 역할을 한다.Referring to FIG. 2B, the sacrificial layer 280 is left only on the window portion so that the surface of the α-silicon layer 27 formed on the second insulating layer 25 is exposed by performing an etch back process on the sacrificial layer. In this case, the remaining sacrificial layer 280 serves to protect a portion to form the bottom portion of the lower electrode from etching during the etching of the lower electrode pattern forming on the α-silicon layer 27.

도 2c를 참조하면, 노출된 α-실리콘층에 대하여 에치백공정을 실시하여 제 2 절연층(25) 상부 표면에 위치한 α-실리콘층을 제거하여 하부전극패턴(270)을 형성한다. 이때, 형성된 하부전극패턴(270)의 상부 모서리는 에치백공정으로 첨점 부위(P1)가 되는데, 이 부위는 나머지 하부전극패턴보다 두께가 얇으므로 물리적 스트레스에 취약한 부위이다.Referring to FIG. 2C, the lower electrode pattern 270 is formed by performing an etch back process on the exposed α-silicon layer to remove the α-silicon layer disposed on the upper surface of the second insulating layer 25. At this time, the upper edge of the formed lower electrode pattern 270 becomes the peak point P1 by an etch back process, which is thinner than the remaining lower electrode pattern, and thus is vulnerable to physical stress.

도 2d를 참조하면, 잔류한 희생층을 습식식각으로 제거하여 하부전극패턴(270)의 내측면 및 저면상부 표면을 완전히 노출시킨다. 이때, 잔류한 희생층과 제 2 절연층(25)은 식각선택비가 큰 물질로 형성되었으므로 잔류한 희생층만이 제거된다.Referring to FIG. 2D, the remaining sacrificial layer is removed by wet etching to completely expose the inner surface and the lower surface of the lower electrode pattern 270. At this time, since the remaining sacrificial layer and the second insulating layer 25 are formed of a material having a large etching selectivity, only the remaining sacrificial layer is removed.

그 다음, 하부전극패턴(270)의 내부 및 저면부의 표면적을 확장시키는 제 1 표면적확장실리콘(SAES)을 형성하기 위하여 하부전극패턴(270)의 노출된 표면에 제 1 돌출부(29)인 반구형실리콘그레인(HSG)을 형성한다. 이때, 반구형실리콘그레인인 제 1 돌출부(29)는 노출된 하부전극패턴(270)의 표면에 Si2H6또는 SiH4기체를 흘려 증착되게 하여 형성한다. 이때, 형성되는 제 1 돌출부(29)의 실리콘 그레인 싸이즈는 크게 형성하고, 공정조건은 580-620℃의 온도와 반응기체의 유량은 5-30 sccm으로 한다.Subsequently, hemispherical silicon, which is the first protrusion 29, is formed on the exposed surface of the lower electrode pattern 270 to form a first surface area expansion silicon SAES that extends the surface area of the inner and bottom portions of the lower electrode pattern 270. Form grain (HSG). In this case, the first protrusion 29, which is hemispherical silicon grains, is formed by flowing Si 2 H 6 or SiH 4 gas onto the exposed surface of the lower electrode pattern 270. At this time, the silicon grain size of the first protrusion 29 to be formed is large, the process conditions are 580-620 ℃ temperature and the flow rate of the reactor body is 5-30 sccm.

그리고, 하부전극패턴(270)의 내부 표면에 형성된 제 1 돌출부(29) 표면을 포함하는 제 2 절연층(25) 상에 SOG막을 도포하여 형성한 다음, SOG막에 CMP 또는 에치백 등으로 평탄화공정을 실시하여 실린더형태의 하부전극패턴(170) 및 제 1 돌출부(29)를 덮는 잔류한 SOG막으로 이루어진 보호막(30)을 형성한다. 이때, 보호막(30)은 제 2 절연층(25)과 식각선택비가 큰 물질로 형성한다.Then, an SOG film is coated on the second insulating layer 25 including the surface of the first protrusion 29 formed on the inner surface of the lower electrode pattern 270, and then planarized by CMP or etch back on the SOG film. The process may be performed to form a protective film 30 formed of a residual SOG film covering the lower electrode pattern 170 and the first protrusion 29 having a cylindrical shape. In this case, the passivation layer 30 is formed of a material having a large etching selectivity with the second insulating layer 25.

도 2e를 참조하면, 잔류한 제 2 절연층을 습식식각으로 제거한다. 이때, 보호막(30)은 하부전극패턴(270) 내부에 그대로 잔류하므로, 결국, 식각정지층(23)의 일부 표면과 하부전극패턴(270)의 외부 표면이 노출된다.Referring to FIG. 2E, the remaining second insulating layer is removed by wet etching. In this case, since the passivation layer 30 remains inside the lower electrode pattern 270, some surfaces of the etch stop layer 23 and an outer surface of the lower electrode pattern 270 are exposed.

그리고, 하부전극패턴(270)의 외부 표면적을 확장시키는 제 2 표면적확장실리콘(SAES)을 형성하기 위하여 하부전극패턴(270)의 노출된 외부 표면에 제 2 돌출부(31)인 반구형실리콘그레인(HSG)을 형성한다. 이때, 반구형실리콘그레인인 제 2 돌출부(31)는 노출된 하부전극패턴(270)의 표면에 Si2H6또는 SiH4기체를 흘려 증착되게 하여 형성한다. 이때, 형성되는 제 2 돌출부(31)의 실리콘 그레인 싸이즈는 제 1 돌출부(21) 보다 작게 형성하고, 공정조건은 580-620℃의 온도와 반응기체의 유량은 5-30 sccm으로 한다.In order to form a second surface area expansion silicon (SAES) that extends the outer surface area of the lower electrode pattern 270, the hemispherical silicon grain (HSG), which is a second protrusion 31, is formed on the exposed outer surface of the lower electrode pattern 270. ). In this case, the second protrusion 31, which is a hemispherical silicon grain, is formed by flowing Si 2 H 6 or SiH 4 gas on the exposed surface of the lower electrode pattern 270. At this time, the silicon grain size of the second protrusion 31 to be formed is formed smaller than the first protrusion 21, the process conditions are 580-620 ℃ temperature and the flow rate of the reactant is 5-30 sccm.

도 2f를 참조하면, 잔류한 SOG막으로 이루어진 보호막을 습식식각으로 제거하여 최종 하부전극(270,29,31)의 유전막이 형성될 표면을 노출시킨다.Referring to FIG. 2F, the protective film made of the remaining SOG film is removed by wet etching to expose the surface on which the dielectric films of the final lower electrodes 270, 29, and 31 are to be formed.

따라서, 실린더 형태의 하부전극의 내부 표면에는 상대적으로 큰 싸이즈를 갖는 실리콘 그레인으로 이루어진 제 1 돌출부(29)가 형성되고, 외부 표면에는 작은 싸이즈를 갖는 제 2 돌출부(31)가 형성되어 첨점 부위에서 이탈되는 실리콘 그레인 들에 의한 실린더 형태의 하부전극사이의 단락현상이 발생할 확류을 감소시킨다.Accordingly, a first protrusion 29 made of silicon grain having a relatively large size is formed on an inner surface of the lower electrode of a cylindrical shape, and a second protrusion 31 having a small size is formed on an outer surface of the lower electrode. Shortening between the cylinder-shaped lower electrodes due to the dissociation of the silicon grains reduces the spread that will occur.

도시되지는 않았지만, 이 후, 공핍현상을 방지하기 위하여, 필요한 경우, 하부전극 표면에 형성된 자연산화막을 제거한 후 추가 불순물 이온주입을 하부전극패턴(270) 및 제 1, 제 2 돌출부(29,31)에 실시한다. 이는 HSG 형성 측면에서 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.Although not shown, in order to prevent the depletion phenomenon, if necessary, after removing the natural oxide film formed on the surface of the lower electrode, additional impurity ion implantation may be performed on the lower electrode pattern 270 and the first and second protrusions 29 and 31. ) This is advantageous as the incubation time for crystallization in terms of HSG formation is longer, and further doping is necessary because the incubation time is long, the deposition temperature of the silicon layer must be low or the doping concentration must be low.

이후, 도시되지는 않았지만, 최종 하부전극(270,29,31) 표면에 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막을 형성한 다음, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 향상시킨한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.Subsequently, although not shown, a dielectric film is formed by depositing Ta 2 O 5 having excellent dielectric constant on the surfaces of the final lower electrodes 270, 29, and 31, and then performing a post-treatment process on the dielectric film in an oxygen atmosphere. To improve the characteristics. This is to form a molecular formula consisting of Ta 2 O 5 in order to obtain a dielectric constant value of an ideal dielectric film since the dielectric film is generally composed of Ta 2 O 5-x .

그리고, 유전막의 표면에 TiN층을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.A capacitor is manufactured by depositing a TiN layer on the surface of the dielectric film to form a metal plate electrode as an upper electrode.

따라서, 본 발명은 종래의 장비를 이용하여 실린더형태의 하부전극패턴의 내측면 및 내측저면에 충분한 크기를 갖는 제 1 SAES를 형성하고 하부전극패턴의 외측면엔 제 2 SAES를 상대적으로 작게 형성하므로서 SAES의 하부전극으로 부터의 이탈에 의한 브릿지현상을 방지하는 동시에 충분한 캐패시턴스를 확보할 수 있는 장점이 있다.Accordingly, the present invention forms a first SAES having a sufficient size on the inner surface and the inner bottom surface of the lower electrode pattern in the form of a cylinder by using conventional equipment, and relatively small second SAES on the outer surface of the lower electrode pattern. There is an advantage in that sufficient capacitance can be secured while preventing bridge phenomenon due to separation from the lower electrode of the SAES.

Claims (5)

하부전극 형성부위가 정의되고 식각정지층과 제 1 절연층이 차례로 형성되고 상기 식각정지층과 제 1 절연층을 관통하며 불순물 확산영역에 접하는 도전성 플러그가 형성된 반도체기판의 상기 플러그와 식각정지층 상에 제 2 절연층을 형성하는 단계와,On the plug and the etch stop layer of the semiconductor substrate, a lower electrode forming portion is defined, an etch stop layer and a first insulating layer are sequentially formed, and a conductive plug penetrating the etch stop layer and the first insulating layer and contacting the impurity diffusion region is formed. Forming a second insulating layer in the, 상기 하부전극 형성부위의 상기 제 2 절연층을 소정의 깊이로 제거하여 상기 플러그 표면을 포함하는 상기 식각정지층의 소정부위를 노출시키는 개구부를 형성하는 단계와,Removing the second insulating layer on the lower electrode forming portion to a predetermined depth to form an opening for exposing a predetermined portion of the etch stop layer including the plug surface; 상기 플러그 표면과 접촉하며 상기 개구부의 측면 및 저면부를 덮는 실린더형태의 하부전극패턴을 형성하는 단계와,Forming a cylindrical lower electrode pattern in contact with the plug surface and covering side and bottom portions of the opening; 상기 하부전극패턴의 노출된 표면에 제 1 크기를 갖는 다수개의 제 1 돌출부를 형성하는 단계와,Forming a plurality of first protrusions having a first size on an exposed surface of the lower electrode pattern; 상기 제 1 돌출부를 덮는 보호막을 형성하는 단계와,Forming a protective film covering the first protrusion, 상기 제 2 절연층을 제거하여 상기 하부전극패턴의 외측 표면을 노출시키는 단계와,Removing the second insulating layer to expose an outer surface of the lower electrode pattern; 노출된 상기 하부전극패턴의 외측 표면에 제 2 크기를 갖는 다수개의 제 2 돌출부를 형성하는 단계와,Forming a plurality of second protrusions having a second size on an exposed outer surface of the lower electrode pattern; 상기 보호막을 제거하고 유전막 및 상부전극을 상기 하부전극패턴상에 차례로 형성하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.Removing the passivation layer and sequentially forming a dielectric layer and an upper electrode on the lower electrode pattern. 청구항 1에 있어서, 상기 제 1 크기는 실리콘그레인의 싸이즈로서 상기 제 2 큭보다 큰 것이 특징인 반도체장치의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device according to claim 1, wherein the first size is larger than the second fin as the size of silicon grain. 청구항 1에 있어서, 상기 제 2 절연층과 보호막은 서로 식각선택비가 큰 물질로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.The method of claim 1, wherein the second insulating layer and the passivation layer are formed of a material having a large etching selectivity. 청구항 1에 있어서, 상기 제 1 돌출부와 제 2 돌출부는 각각 반구형실리콘그레인으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.The method of claim 1, wherein the first protrusion and the second protrusion are each formed of hemispherical silicon grains. 청구항 1에 있어서, 상기 하부전극패턴은 비정질실리콘으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.The method of claim 1, wherein the lower electrode pattern is formed of amorphous silicon.
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