KR20010038197A - A gapfill process method in narrow space - Google Patents

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Abstract

PURPOSE: A gap-fill method in a small space is provided to deposit a gap-fill material regardless of an interval of a trench, by performing a gap-ill through an oxide process after polysilicon is evaporated between gap-fill oxide layers. CONSTITUTION: A nitride layer(2) is deposited on a silicon substrate(1). The substrate on which the nitride layer is deposited is etched by shallow trench isolation(STI) mask to form a trench. After a nitride layer(3) is deposited in the trench, an oxide layer(4) is deposited by using a chemical vapor deposition(CVD) process. Polysilicon(5) is deposited on the oxide layer. An oxide layer(6) is formed on the polysilicon by a CMP process. A gap-fill is performed by an oxide process.

Description

협공간에서의 갭필 공정 방법{A GAPFILL PROCESS METHOD IN NARROW SPACE}Gap Fill Process Method in Narrow Space {A GAPFILL PROCESS METHOD IN NARROW SPACE}

본 발명은 반도체 소자의 라인내의 갭필 공정을 기존의 장치를 이용하여 완벽하게 수행할 수 있도록 한 협공간에서의 갭필 공정 방법에 관한 것으로, 특히 산화막과 산화막 사이에 폴리 실리콘을 증착한 후 산화 공정을 수행하여 산화 공정시 2배 정도로 늘어나는 폴리 실리콘에 의해 완벽하게 갭필을 수행할 수 있도록 한 협공간에서의 갭필 공정 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gapfill process method in a narrow space in which a gapfill process in a line of a semiconductor device can be completely performed by using an existing apparatus. In particular, an oxide process is performed after depositing polysilicon between an oxide film and an oxide film. The present invention relates to a gapfill process method in a narrow space so that the gapfill is completely performed by polysilicon that is doubled during the oxidation process.

반도체 소자의 크기가 소형화 추세로 되면서 분리(isolation)영역이나 게이트와 게이트 라인 사이에 필요한 층간절연막(ILD:Inter Layer Dielectric)의 갭필(gapfill)이 난공정으로 대두되고 있다.As the size of semiconductor devices has been miniaturized, gapfills of isolation layers or interlayer dielectrics (ILDs) required between gates and gate lines have emerged as a difficult process.

따라서 본 발명은 기존에 가지고 있던 장치만을 가지고도 갭필을 완벽하게 수행할 수 있도록 하기 위한 것으로, 뒤에 설명하기로 한다.Therefore, the present invention is to be able to perform the gap fill completely with only the existing device, it will be described later.

종래 협공간에서의 갭필 공정 방법은, 실리콘으로 이루어진 기판에 질화막을 증착하는 제1단계와, 상기에서 질화막으로 증착된 기판을 STI(Shallow Trench Isolation) 마스크로 식각하는 제2단계와, 상기에서 식각으로 형성된 트렌치에 산화막을 CVD(Chemical Vapour Deposition)장치 또는 HDP(High Density Plasma)장치를 이용하여 갭필(gapfill)을 수행하는 제3단계로 이루어진다.The gap gap process method in a conventional narrow space includes a first step of depositing a nitride film on a silicon substrate, a second step of etching the substrate deposited with the nitride film with a shallow trench isolation (STI) mask, and etching The oxide film is formed in a trench formed by a third step of performing a gap fill using a chemical vapor deposition (CVD) device or a high density plasma (HDP) device.

이와같이 이루어진 종래기술에 대하여 살펴보면 다음과 같다.Looking at the prior art made as described above are as follows.

실리콘(Si)으로 된 기판에 질화막을 증착한다.A nitride film is deposited on a substrate made of silicon (Si).

이렇게 질화막으로 증착된 기판을 STI(Shallow Trench Isolation) 마스크로 식각하여 트렌치를 형성한다.(도2a)The substrate deposited with the nitride film is etched with a shallow trench isolation (STI) mask to form a trench (FIG. 2A).

상기에서 형성된 트렌치의 간격이 0.35μm 이상이 될 경우에는, CVD(Chemical Vapour Deposition)장치를 이용하여 상기 트렌치에 산화막으로 갭필을 수행한다.When the gap between the trenches formed above is 0.35 μm or more, a gap fill is performed with an oxide layer on the trenches using a chemical vapor deposition (CVD) apparatus.

그리고, 형성된 트렌치의 간격이 0.35~0.25μm 사이에 존재할 경우에는, HDP(High Density Plasma)장치를 이용하여 상기 트렌치에 산화막으로 갭필(gapfill)을 수행한다.When the gap between the formed trenches is between 0.35 and 0.25 μm, a gapfill is performed with an oxide layer on the trenches using a high density plasma (HDP) device.

즉, 트렌치에 CVD장치 또는 HDP장치를 이용하여 도 1a에서와 같이 산화막을 증착한 후 산화 공정을 수행하게 되면 도 2b에서와 같이 산화가 일어나면서 부피가 팽창하다가 도 2c에서와 같이 갭필이 완전히 수행된다.That is, when the oxide film is deposited using the CVD apparatus or the HDP apparatus in the trench and then the oxidation process is performed, the volume is expanded while the oxidation occurs as shown in FIG. 2B, but the gap fill is completely performed as shown in FIG. 2C. do.

이상에서와 같이 갭필 물질을 한번에 증착하는 방법을 사용한다.As described above, a method of depositing a gapfill material at once is used.

그러나, 상기에서와 같은 종래기술에서, 트렌치의 간격이 0.35μm 이하의 갭필 공정에서는 HDP-oxide와 같은 고가의 장치를 사용하여야 하며, 0.20μm 이하의 갭필 공정에 대해서는 아직도 뚜렷한 장치가 없는 실정이어서 대책이 없으며, 보이드(void) 및 시임(seam) 등이 발생하는 문제점이 있다.However, in the prior art as described above, an expensive device such as HDP-oxide should be used in a gapfill process having a trench gap of 0.35 μm or less, and there is still no obvious device for a gap fill process of 0.20 μm or less. There is no problem, such as voids and seams.

따라서 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 갭필 산화막 사이에 폴리 실리콘을 샌드위치 구조로 증착한 후에 산화공정을 통하여 갭필하도록 하여, 트렌치의 간격에 상관없이 갭필물질을 증착할 수 있도록 한 협공간에서의 갭필 공정 방법을 제공함에 있다.Therefore, an object of the present invention for solving the conventional problems as described above is to sandwich the polysilicon between the gapfill oxide film in a sandwich structure and then to fill the gapfill through the oxidation process, it is possible to deposit the gapfill material regardless of the trench gap. It is to provide a gapfill process method in a narrow space.

본 발명은 실리콘과 절연체 간의 인터페이스를 개선하도록 한 협공간에서의 갭필 공정 방법을 제공함에 있다.The present invention provides a gapfill process method in a narrow space to improve the interface between silicon and insulator.

도 1은 본 발명 협공간에서의 갭필 공정 방법에 대한 공정 수순 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross sectional view of a process sequence for a gapfill process method in a narrow space of the present invention.

도 2는 종래 HDP장치를 이용한 갭필 공정 방법에 대한 공정 수순 단면도.Figure 2 is a cross-sectional view of the process procedure for the gap fill process method using a conventional HDP device.

***** 도면의 주요 부분에 대한 부호의 설명 ********** Explanation of symbols for the main parts of the drawing *****

1 : 실리콘 기판 2,3 : 질화막1: silicon substrate 2,3: nitride film

4,6 : 산화막 5 : 폴리 실리콘4,6: oxide film 5: polysilicon

상기 목적을 달성하기 위한 본 발명은 실리콘으로 된 기판에 질화막을 증착하는 제1단계와, 상기에서 질화막으로 증착된 기판을 STI(Shallow Trench Isolation) 마스크로 식각하여 트렌치를 형성하는 제2단계와, 상기에서 형성된 트렌치에 질화막을 증착한 후 그 상부에 CVD를 이용하여 산화막을 증착하는 제3단계와, 상기에서 증착된 산화막 상부에 폴리 실리콘을 증착하는 제4단계와, 상기에서 증착된 폴리 실리콘 상부에 다시 CVD를 이용하여 산화막을 증착한 후 산화공정를 통하여 갭필을 수행하는 제5단계로 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a first step of depositing a nitride film on a silicon substrate, the second step of forming a trench by etching the substrate deposited with the nitride film with a shallow trench isolation (STI) mask, A third step of depositing an oxide film by depositing a nitride film on the trench formed in the above by using CVD, a fourth step of depositing polysilicon on the deposited oxide film, and a top of the deposited polysilicon After the deposition of the oxide film by using CVD in the fifth step of performing a gap fill through the oxidation process.

이하, 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings in detail as follows.

도 1은 본 발명 협공간에서의 갭필 공정 방법에 대한 공정 수순 단면도로서, 이에 도시한 바와같이, 소자 분리시, 실리콘으로 된 기판에 질화막을 증착하는 제1단계(도1a)와, 상기에서 질화막으로 증착된 기판을 STI(Shallow Trench Isolation) 마스크로 식각하여 트렌치를 형성하는 제2단계(도1b)와, 상기에서 형성된 트렌치에 질화막을 증착한 후 그 상부에 CVD를 이용하여 산화막을 증착하는 제3단계와, 상기에서 증착된 산화막 상부에 폴리 실리콘을 증착하는 제4단계와, 상기에서 증착된 폴리 실리콘 상부에 다시 CVD를 이용하여 산화막을 증착하는 제5단계(도1c)와, 상기에서 산화막 증착 완료 후 산화공정를 통하여 갭필을 수행하는 제6단계(도1d)로 이루어진다.FIG. 1 is a cross-sectional view of a process procedure for a gap fill process method in a narrow space of the present invention. As shown in FIG. 1, a first step (FIG. 1A) of depositing a nitride film on a silicon substrate during device separation is performed. Etching the substrate deposited with a shallow trench isolation (STI) mask to form a trench (FIG. 1B), depositing a nitride film in the trench formed above, and depositing an oxide film using CVD thereon. Step 3, the fourth step of depositing polysilicon on the deposited oxide film, the fifth step of depositing the oxide film using CVD again on the deposited polysilicon (Fig. 1c), and the oxide film After the deposition is completed, a sixth step of performing a gap fill through an oxidation process (FIG. 1D).

그리고 협공간에서의 갭필 공정 방법중 게이트와 게이트 라인 사이에 층간절연막(ILD)을 형성하고자 할 경우, 게이트 물질로 증착한 후 그 게이트 물질 상부에 캡(cap)으로 질화막을 증착한 후 식각을 통하여 게이트 라인을 형성하는 제1단계와, 상기에서 형성된 게이트 라인 상부에 질화막을 증착한 후 가스로 식각하여 사이드 웰을 형성하는 제2단계와, 상기에서 사이드 웰이 형성된 게이트 라인 상부에 CVD장치를 이용하여 산화막을 증착한 후 폴리 실리콘을 증착하는 제3단계와, 상기에서 증착된 폴리 실리콘 상부에 다시 CVD를 이용하여 산화막을 증착한 후 산화공정를 통하여 갭필을 수행하는 제4단계로 이루어진다.In the gap fill process method in a narrow space, if an interlayer insulating film (ILD) is to be formed between a gate and a gate line, the nitride is deposited by a gate material and then a nitride film is deposited on the gate material by a cap and then etched. A first step of forming a gate line, a second step of forming a side well by etching a gas after depositing a nitride film on the gate line formed above, and using a CVD apparatus on the gate line on which the side well is formed After the deposition of the oxide film, a third step of depositing polysilicon, and the fourth step of performing a gap fill through the oxidation process after depositing the oxide film using CVD again on the deposited polysilicon.

이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured as described in detail as follows.

먼저, 소자 분리시 도 1a에 도시한 바와같이, 실리콘(Si)으로 이루어진 기판(1)에 질화막(2)을 증착한다.First, as shown in FIG. 1A, when the device is separated, a nitride film 2 is deposited on a substrate 1 made of silicon (Si).

이렇게 질화막으로 증착된 마스크를 갖는 기판을 STI(Shallow Trench Isolation) 마스크로 식각하여 트렌치를 형성한다.(도1b)The substrate having the mask deposited as the nitride film is etched with a shallow trench isolation (STI) mask to form a trench (FIG. 1B).

상기에서 마스크로 식각하여 형성된 트렌치에 갭필을 수행하기 위하여 먼저 질화막(3)을 증착한다.(도 1c) 여기서 질화막으로 증착하는 이유는 후에 산화공정을 수행하게 되는데, 이때 실리콘으로 이루어진 기판(1)의 산화를 방지하기 위함이다.In order to perform a gap fill in the trench formed by etching with a mask, the nitride film 3 is first deposited. (FIG. 1C) The reason for depositing the nitride film is to perform an oxidation process later, wherein the substrate 1 made of silicon is formed. This is to prevent oxidation.

상기에서 증착한 질화막(3) 상부에 CVD장치를 이용하여 산화막(4)을 증착하고, 다시 그 상부에 폴리 실리콘(5)으로 증착하고, 다시 그 상부에 CVD장치를 이용하여 산화막(6)을 증착한다.The oxide film 4 is deposited on the nitride film 3 deposited above using a CVD apparatus, and then deposited on top of the silicon film 5 using polysilicon 5, and the oxide film 6 is again formed on the nitride film 3 using the CVD apparatus. Deposit.

다시말하면, 도 1c에 도시한 바와같이, 질화막(3) 상부에 산화막(4), 폴리 실리콘(5), 산화막(6)으로 순차적으로 증착한다.In other words, as shown in FIG. 1C, the oxide film 4, the polysilicon 5, and the oxide film 6 are sequentially deposited on the nitride film 3.

이렇게 증착이 끝나면 산화 공정을 수행한다. 이때 산화 공정 온도는 700~1000℃로 한다.After the deposition, the oxidation process is performed. At this time, the oxidation process temperature is 700 ~ 1000 ℃.

상기에서와 같이 산화 공정을 수행하게 되면 CVD로 증착된 산화막(4)과 산화막(5) 사이에 증착되어 있는 폴리 실리콘이 산화되어 부피가 배로 증가하게 되고, 이에따라 완벽한 갭필이 도 1d에서와 같이 수행되어 진다.When the oxidation process is performed as described above, the polysilicon deposited between the oxide film 4 and the oxide film 5 deposited by CVD is oxidized to increase the volume twice, and thus a perfect gap fill is performed as shown in FIG. 1D. It is done.

갭필이 수행된 후 CMP(Chemical Mechanical Polishing)을 행하여 산화막을 제거한 후 남아있는 질화막을 제거한다.After the gap fill is performed, chemical mechanical polishing (CMP) is performed to remove the oxide film and to remove the remaining nitride film.

다시말하면, 산화막과 산화막 증착 사이에 폴리 실리콘막을 증착한 후 산화공정을 수행하게 되면 완벽한 갭필이 이루어지게 되어, 분리영역의 간격에 관계없이 갭필을 수행할 수 있다.In other words, when the polysilicon film is deposited between the oxide film and the oxide film deposition, the oxidation process is performed to achieve a perfect gap fill, which can be performed regardless of the gap between the separation regions.

그리고, 게이트와 게이트 라인 사이에 필요한 층간절연막(ILD)의 갭필에 대하여 살펴보면 다음과 같다.Next, the gap fill of the interlayer insulating film ILD between the gate and the gate line will be described.

먼저, 층간절연막(ILD)을 형성하고자 할 경우, 게이트 물질로 증착한 후 그 게이트 물질 상부에 질화막을 증착한 후 STI 식각을 수행하게 되면 게이트 물질 상부에는 캡(cap)이 형성된다.First, in order to form an interlayer insulating layer (ILD), a nitride is deposited on the gate material, and a nitride film is deposited on the gate material, and then STI etching is performed to form a cap on the gate material.

이와같이 갭이 덮여져 있는 부분을 게이트 라인이라고 한다.The portion where the gap is covered is called a gate line.

상기 게이트 라인이 형성되게 되면, 그 게이트 라인 상부에 질화막을 증착한 후 가스로 식각하게 뒤면 사이드 웰(SIDE WALL)이 형성된다.When the gate line is formed, a side well SIDE WALL is formed after the nitride film is deposited on the gate line and etched with gas.

이후에 사이드 웰이 형성된 게이트 라인 상부에 CVD장치를 이용하여 산화막을 증착하고, 이 산화막 상부에 다시 폴리 실리콘을 증착하고, 이 폴리 실리콘 상부에 다시 CVD를 이용하여 산화막을 증착한다.Thereafter, an oxide film is deposited on the gate line on which the side wells are formed by using a CVD apparatus, polysilicon is again deposited on the oxide film, and an oxide film is deposited on the polysilicon again using CVD.

다시말하면, 사이드 웰이 형성된 게이트 라인 상부에 산화막, 폴리 실리콘, 산화막을 순차적으로 증착한다.In other words, an oxide film, polysilicon, and an oxide film are sequentially deposited on the gate line on which the side wells are formed.

이렇게 증착이 끝나면 산화 공정을 수행한다. 이때 산화 공정 온도는 700~1000℃로 한다.After the deposition, the oxidation process is performed. At this time, the oxidation process temperature is 700 ~ 1000 ℃.

상기에서와 같이 산화 공정을 수행하게 되면 CVD로 증착된 산화막(4)과 산화막(5) 사이에 증착되어 있는 폴리 실리콘이 산화되어 부피가 배로 증가하게 되고, 이에따라 완벽한 갭필이 수행되어 진다.When the oxidation process is performed as described above, the polysilicon deposited between the oxide film 4 and the oxide film 5 deposited by CVD is oxidized, thereby doubling the volume, thereby performing a perfect gap fill.

갭필이 수행된 후 CMP(Chemical Mechanical Polish)을 행하여 산화막을 제거한 후 남아있는 질화막을 제거한다.After the gap fill is performed, chemical mechanical polish (CMP) is performed to remove the oxide film and to remove the remaining nitride film.

다시말하면, 산화막과 산화막 증착 사이에 폴리 실리콘막을 증착한 후 산화공정을 수행하게 되면 완벽한 갭필이 이루어지게 되어, 분리영역의 간격에 관계없이 갭필을 수행할 수 있다.In other words, when the polysilicon film is deposited between the oxide film and the oxide film deposition, the oxidation process is performed to achieve a perfect gap fill, which can be performed regardless of the gap between the separation regions.

이상에서 상세히 설명한 바와같이 본 발명은 분리영역 또는 게이트와 게이트 라인 사이에 산화막, 폴리 실리콘, 산화막을 순차적으로 증착한 후 산화 공정을 행하여 산화막과 산화막 사이에 증착된 폴리 실리콘이 산화가 급속히 일어나 2배 정도 부파 팽창을 가지면사 산화시 갭필이 이루어지도록 하여 분리영역간의 간격에 관계없이 갭필을 완벽하게 수행할 수 있도록 한 효과가 있다.As described in detail above, the present invention sequentially deposits an oxide film, polysilicon, and an oxide film between an isolation region or a gate and a gate line, and then performs an oxidation process to rapidly oxidize polysilicon deposited between the oxide film and the oxide film. When the degree of negative wave expansion has a gap fill is made during the oxidation, there is an effect that the gap fill can be performed completely regardless of the separation between the separation regions.

Claims (2)

소자 분리시, 실리콘으로 된 기판에 질화막을 증착하는 제1단계와, 상기에서 질화막으로 증착된 기판을 STI(Shallow Trench Isolation) 마스크로 식각하여 트렌치를 형성하는 제2단계와, 상기에서 형성된 트렌치에 질화막을 증착한 후 그 상부에 CVD를 이용하여 산화막을 증착하는 제3단계와, 상기에서 증착된 산화막 상부에 폴리 실리콘을 증착하는 제4단계와, 상기에서 증착된 폴리 실리콘 상부에 다시 CVD를 이용하여 산화막을 증착하는 제5단계와, 상기에서 산화막 증착 완료 후 산화공정를 통하여 갭필을 수행하는 제6단계로 이루어진 것을 특징으로 하는 협공간에서의 갭필 공정 방법.When the device is separated, a first step of depositing a nitride film on a silicon substrate, a second step of forming a trench by etching the substrate deposited with the nitride film with a shallow trench isolation (STI) mask, and in the trench formed above A third step of depositing an oxide film using CVD after depositing a nitride film, a fourth step of depositing polysilicon on the deposited oxide film, and using CVD again on the deposited polysilicon And a fifth step of depositing an oxide film, and a sixth step of performing a gap fill through an oxidation process after the deposition of the oxide film is completed. 게이트와 게이트 라인 사이에 층간절연막(ILD) 형성시, 게이트 물질로 증착한 후 그 게이트 물질 상부에 캡(cap)으로 질화막을 증착한 후 식각을 통하여 게이트 라인을 형성하는 제1단계와, 상기에서 형성된 게이트 라인 상부에 질화막을 증착한 후 가스로 식각하여 사이드 웰을 형성하는 제2단계와, 상기에서 사이드 웰이 형성된 게이트 라인 상부에 CVD장치를 이용하여 산화막을 증착한 후 폴리 실리콘을 증착하는 제3단계와, 상기에서 증착된 폴리 실리콘 상부에 다시 CVD를 이용하여 산화막을 증착한 후 산화공정를 통하여 갭필을 수행하는 제4단계로 이루어진 것을 특징으로 하는 협공간에서의 갭필 공정 방법.When the interlayer dielectric layer (ILD) is formed between the gate and the gate line, a first step of forming a gate line by etching after depositing with a gate material and then depositing a nitride film with a cap on the gate material, wherein A second step of forming a side well by depositing a nitride film on the formed gate line and etching the gas; and depositing an oxide film on the gate line on which the side well is formed using a CVD apparatus and then depositing polysilicon. And a fourth step of performing a gap fill through an oxidation process after depositing an oxide film using CVD again on the deposited silicon.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9034725B2 (en) 2012-09-21 2015-05-19 Samsung Electronics Co., Ltd. Methods of forming transistors and methods of manufacturing semiconductor devices including the transistors
US10062581B2 (en) 2015-07-09 2018-08-28 Samsung Electronics Co., Ltd. Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9034725B2 (en) 2012-09-21 2015-05-19 Samsung Electronics Co., Ltd. Methods of forming transistors and methods of manufacturing semiconductor devices including the transistors
US10062581B2 (en) 2015-07-09 2018-08-28 Samsung Electronics Co., Ltd. Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same

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