KR20010038052A - Method for manufacturing a cylinderical capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 자세하게는 실린더형 커패시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a cylindrical capacitor.
반도체 장치가 고집적화되는 가운데, 셀 커패시터의 커패시턴스를 높이기 위해 전극의 표면적을 넓히기 위한 방법으로 실린더형 커패시터가 제시된 바 있다. 이러한 형태의 커패시터에서 커패시턴스를 높이기 위해서는 실린더의 높이를 높게 하는 수밖에 없다. 하지만 작아지는 디자인 룰(design rule)에 맞추기 위해서는 실린더의 두께를 점점 얇게 형성할 수밖에 없는데, 이렇게 할 경우, 몰드 물질층을 제거한 이후의 이어지는 공정에서 실린더가 넘어지는 문제점이 발생된다. 특히, 하부전극 물질로 폴리 실리콘 대신 금속을 사용하는 경우 이러한 문제점을 더욱 심각해진다.As semiconductor devices have been highly integrated, cylindrical capacitors have been proposed as a method for increasing the surface area of electrodes in order to increase capacitance of cell capacitors. In order to increase the capacitance in this type of capacitor, the cylinder height must be increased. However, in order to meet a smaller design rule, the thickness of the cylinder has to be made thinner and thinner. In this case, the cylinder falls down in a subsequent process after removing the mold material layer. In particular, when using a metal instead of polysilicon as the lower electrode material, this problem becomes more serious.
한편, 유기 금속 소오스를 사용한 유전막(예컨대 Ta2O5) 형성시, 형성 온도가 높을수록 박막내 불순물 함량이 떨어지고, 막질이 치밀해지며 형성되는 속도가 높아지는 잇점이 있으나 스텝 커버리지가 열화되며 유전막 형성시 반응가스 산소에 의해 하부전극(특히, 금속)이 산화되고, 상부전극 형성 후의 열처리시 이러한 산화과정이 환원되는 과정에서 발생되는 가스가 빠져 나가지 못하여 유전막이 리프팅되는 문제가 있다.On the other hand, when forming a dielectric film (eg, Ta 2 O 5 ) using an organic metal source, the higher the formation temperature, the lower the impurity content in the thin film, the denser the film quality, and the faster the formation rate. When the lower electrode (particularly, metal) is oxidized by the reaction gas oxygen, the dielectric film is lifted because the gas generated during the oxidation process is reduced during the heat treatment after the upper electrode is formed.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로, 실린더의 직립성을 강화시켜 두께의 박막에 따른 부러짐을 방지할 수 있을 뿐만 아니라 유전막 형성시 하부전극의 산화를 방지하여 후속 공정에서 유전막이 리프팅된는 것을 방지할 수 있는 실린더형 커패시터 제조방법을 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to solve the problems of the prior art described above, it is possible to prevent the breakage due to the thin film of the thickness by strengthening the uprightness of the cylinder as well as the oxidation of the lower electrode when forming the dielectric film The present invention provides a method of manufacturing a cylindrical capacitor that can prevent the dielectric film from being lifted in a subsequent process.
도 1은 내지 도 6은 본 발명의 실시예에 의한 실린더형 커패시터 제조방법을 단계별로 나타낸 단면도이다.1 to 6 is a cross-sectional view showing a cylindrical capacitor manufacturing method according to an embodiment of the present invention step by step.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:기판. 42:층간 절연막.40: substrate. 42: interlayer insulation film.
44:콘택홀. 46:도전성 플러그.44: Contact hole. 46: conductive plug.
48:몰드층(mold layer). 50:커패시터 형성영역.48: mold layer. 50: capacitor formation region.
52:유전막 스페이서. 54:제1 전극 물질막.52: Dielectric film spacer. 54: First electrode material film.
56:제1 유전막. 58:매립층.56: First dielectric film. 58: buried layer.
60:제2 유전막. 62:제2 전극 물질막.60: second dielectric film. 62: second electrode material film.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 상기 기판의 소정영역을 노출시키는 콘택홀을 포함하는 층간 절연막을 형성하는 단계와 상기 층간 절연막 상에 상기 콘택홀 및 그 둘레의 소정 영역을 노출시키는 몰드층을 형성하는 단계와 상기 몰드층의 측벽에 스페이서를 형성하는 단계와 상기 상기 몰드층 상에 상기 노출된 영역과 스페이서를 덮은 제1 전극물질막 및 제1 유전막을 순차적으로 형성하는 단계와 상기 제1 유전막으로 덮인 상기 노출된 영역을 매립층으로 매립하는 단계와 상기 몰드층 상에서 상기 제1 유전막 및 제1 전극 물질막을 제거하는 단계와 상기 몰드층 및 매립층을 제거하는 단계와 이러한 결과물 전면에 제2 유전막을 형성하는 단계 및 상기 제2 유전막 상에 상기 몰드층 및 매립층이 제거된 부분을 채우는 제2 전극 물질막을 형성하는 단계를 포함하는 실린더형 커패시터 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming an interlayer insulating film including a contact hole exposing a predetermined region of the substrate on a substrate, and exposing the contact hole and a predetermined region on the interlayer insulating layer. Forming a mold layer, forming a spacer on sidewalls of the mold layer, and sequentially forming a first electrode material layer and a first dielectric layer covering the exposed region and the spacer on the mold layer; Filling the exposed region covered with the first dielectric layer with a buried layer, removing the first dielectric film and the first electrode material film on the mold layer, removing the mold layer and the buried layer, A second electrode forming a dielectric film and filling a portion where the mold layer and the buried layer are removed on the second dielectric film It provides a cylindrical capacitor manufacturing method comprising the step of forming a material film.
이 과정에서, 상기 제1 및 제2 전극 물질막은 폴리 실리콘막 또는 티타늄 나이트라이드막, 티타늄 알루미늄 나이트라이드막, 탄탈륨 나이트라이드막 등을 포함하는 금속 나이트라이드막 또는 루테늄(Ru)막, 백금(Pt)막등과 같은 귀족 금속막(noble metal layer)으로 형성한다.In this process, the first and second electrode material films may include a metal nitride film, a ruthenium (Ru) film, a platinum (Pt) film including a polysilicon film or a titanium nitride film, a titanium aluminum nitride film, a tantalum nitride film, or the like. A noble metal layer such as a film).
상게 스페이서는 유전막 스페이서이다.The spacer is usually a dielectric spacer.
상기 유전막 스페이서, 제1 및 제2 유전막은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2)등과 같은 금속 산화막 계열의 물질막 또는 BST 등과 같은 페로브스카이드(perobskite)계열의 물질막 또는 화학 기상 증착(Chemical Vapor Deposition, 이하 CVD라 함)산화막 또는 CVD 질화막등으로 형성한다. 또한, 이들 물질막으로 이루어진 군으로부터 선택된 적어도 어느 한 물질막으로 형성할 수도 있다.The dielectric layer spacer, the first and second dielectric layers may be formed of a metal oxide based material film such as tantalum oxide (Ta 2 O 5 ), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), or perovskite such as BST. It is formed of a perobskite material film, a chemical vapor deposition (hereinafter referred to as CVD) oxide film or a CVD nitride film. It may also be formed of at least one material film selected from the group consisting of these material films.
상기 제2 유전막은 고온 유전막으로써, 스텝 커버리지가 50%이하인 고온 조건하에서 형성하는 것이 바람직하다.The second dielectric film is a high temperature dielectric film, and is preferably formed under high temperature conditions having a step coverage of 50% or less.
이러한 본 발명을 이용하면, 커패시터 형성 도중에 전극의 부러지거나 넘어지는 것을 방지할 수 있고 고온 유전막 형성시에 하부전극이 산화되지 않는다. 따라서, 상부 전극 형성후의 열처리 공정에서 유전막의 리프팅이 방지된다.Using this invention, it is possible to prevent the electrode from breaking or falling during capacitor formation and the lower electrode is not oxidized at the time of forming the high temperature dielectric film. Therefore, lifting of the dielectric film is prevented in the heat treatment step after the upper electrode is formed.
이하, 본 발명의 실시예에 의한 실린더형 커패시터 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a cylindrical capacitor manufacturing method according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으므로, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되는 것은 바람직하지 않다. 본 발명의 실시예는 이 발명이 속하는 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 또한, 도면상에서 동일한 부호는 동일한 요소를 지칭한다.However, since the embodiments of the present invention can be modified in various other forms, it is not desirable to interpret the scope of the present invention to be limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In this process, the thicknesses of layers or regions illustrated in the drawings are exaggerated for clarity. In the drawings, like reference numerals refer to like elements.
첨부된 도면들 중, 도 1은 내지 도 6은 본 발명의 실시예에 의한 실린더형 커패시터 제조방법을 단계별로 나타낸 단면도이다.1 to 6 is a cross-sectional view showing a method of manufacturing a cylindrical capacitor according to an embodiment of the present invention step by step.
도 1을 참조하면, 기판(40) 상에 층간 절연막(42)을 형성한다. 상기 층간 절연막(42)은 산화막으로 형성한다. 상기 층간 절연막(42)에 기판(40)의 소정 영역, 예컨대 드레인 영역을 노출시키는 콘택홀(44)을 형성한다. 상기 콘택홀(44)에 상기 기판(40)의 소정영역과 접촉되는 도전성 플러그(46)를 형성한다.Referring to FIG. 1, an interlayer insulating layer 42 is formed on a substrate 40. The interlayer insulating film 42 is formed of an oxide film. A contact hole 44 exposing a predetermined region of the substrate 40, for example, a drain region, is formed in the interlayer insulating layer 42. A conductive plug 46 is formed in the contact hole 44 to contact a predetermined region of the substrate 40.
한편, 상기 층간 절연막(42)과 상기 기판(40) 사이에 다른 층간 절연막이 더 있을 수 있고, 이 층간 절연막에 상기 도전성 플러그(46)와 접촉되는 패드층이 더 있을 수 있다.Meanwhile, another interlayer insulating layer may be further disposed between the interlayer insulating layer 42 and the substrate 40, and the pad layer may be further in contact with the conductive plug 46.
상기 층간 절연막(42) 상에 몰드층(mold layer, 48)을 형성한다. 상기 몰드층(48)은 산화막으로 형성한다. 상기 몰드층(48)의 일부를 제거하여 상기 도전성 플러그(46) 및 그 둘레를 따라 상기 층간 절연막(42)의 일부를 노출시킨다. 이렇게 노출된 영역(50)을 이하 커패시터 형성영역이라 한다. 상기 몰드층(48)의 상기 커패시터 형성영역(50)의 측벽에 유전막 스페이서(52)를 형성한다. 상기 유전막 스페이서(52)는 상기 커패시터 형성영역(50) 형성후의 결과물 전면에 유전막(미도시)을 형성한 후, 그 전면을 이방성식각하여 형성한다. 상기 유전막 스페이서(52)는 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2)등과 같은 금속 산화막 계열의 물질막 또는 BST 등과 같은 페로브스카이드(perobskite)계열의 물질막 또는 CVD 산화막 또는 CVD 질화막등으로 형성된 스페이서이다. 상기 유전막 스페이서(52)를 형성하기 위해 형성되는 유전막은 50∼300Å정도의 두께로 형성한다.A mold layer 48 is formed on the interlayer insulating layer 42. The mold layer 48 is formed of an oxide film. A portion of the mold layer 48 is removed to expose the conductive plug 46 and a portion of the interlayer insulating layer 42 along the circumference thereof. The exposed region 50 is referred to as a capacitor formation region hereinafter. A dielectric layer spacer 52 is formed on sidewalls of the capacitor formation region 50 of the mold layer 48. The dielectric layer spacer 52 is formed by forming an dielectric layer (not shown) on the entire surface of the resultant after the capacitor formation region 50 is formed, and then anisotropically etching the entire surface of the dielectric layer spacer 52. The dielectric layer spacer 52 may be formed of a metal oxide-based material film such as a tantalum oxide film (Ta 2 O 5 ), an aluminum oxide film (Al 2 O 3 ), a titanium oxide film (TiO 2 ), or a perovskite such as BST. It is a spacer formed of a series material film, CVD oxide film, or CVD nitride film. The dielectric film formed to form the dielectric film spacer 52 is formed to a thickness of about 50 ~ 300Å.
도 2를 참조하면, 상기 몰드층(48)의 전면에 상기 유전막 스페이서(50) 및 상기 기판(40)의 노출된 영역의 전부를 덮는 제1 전극 물질막(54)을 형성한다. 상기 제1 전극 물질막(54)은 폴리 실리콘막 또는 티타늄 나이트라이드막, 티타늄 알루미늄 나이트라이드막, 탄탈륨 나이트라이드막 등을 포함하는 금속 나이트라이드막 또는 루테늄(Ru)막, 백금(Pt)막등과 같은 귀족 금속막(noble metal layer)으로 형성한다. 상기 제1 전극 물질막(54)은 100Å∼500Å정도의 두께로 형성한다. 상기 제1 전극 물질막(54) 상에 제1 유전막(56)을 형성한다. 상기 제1 유전막(56)은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2)등과 같은 금속 산화막 계열의 물질막 또는 BST 등과 같은 페로브스카이드(perobskite)계열의 물질막 또는 CVD 산화막 또는 CVD 질화막등으로 형성한다.Referring to FIG. 2, a first electrode material layer 54 is formed on the entire surface of the mold layer 48 to cover all of the dielectric layer spacer 50 and the exposed region of the substrate 40. The first electrode material film 54 may include a metal nitride film, a ruthenium (Ru) film, a platinum (Pt) film, or the like including a polysilicon film or a titanium nitride film, a titanium aluminum nitride film, a tantalum nitride film, or the like. It is formed of the same noble metal layer. The first electrode material film 54 is formed to a thickness of about 100 kPa to about 500 kPa. A first dielectric layer 56 is formed on the first electrode material layer 54. The first dielectric layer 56 may be formed of a metal oxide-based material film such as tantalum oxide film (Ta 2 O 5 ), aluminum oxide film (Al 2 O 3 ), titanium oxide film (TiO 2 ), or a perovskite such as BST. ) Or a CVD oxide film or CVD nitride film.
도 3을 참조하면, 상기 커패시터 형성영역(50)을 매립층(58)으로 채운다. 상기 매립층(58)은 단차 도포성이 우수한 물질, 예컨대 스핀 온 글래스(Spin On Glass)나 포토레지스트로 형성하는 것이 바람직하다.Referring to FIG. 3, the capacitor formation region 50 is filled with a buried layer 58. The buried layer 58 may be formed of a material having excellent step coverage, such as spin on glass or photoresist.
도 4를 참조하면, 매립층(58)이 형성된 결과물 전면을 평탄화 한다. 상기 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing) 또는 에치 백을 이용하여 실시한다. 상기 평탄화는 상기 몰드층(48) 상에서 상기 제1 전극 물질막(54) 및 상기 제1 유전막(56)이 제거될 때 까지 실시한다. 상기 평탄화에 의해, 상기 제1 유전막(56) 및 상기 제1 전극 물질막(54)이 셀 단위로 분리된 제1 유전막 패턴(56a) 및 제1 전극 물질막 패턴(54a)이 형성된다. 상기 제1 전극 물질막 패턴(54a)은 하부 전극으로 사용된다.Referring to FIG. 4, the entire surface of the resultant buried layer 58 is formed. The planarization is performed using chemical mechanical polishing or etch back. The planarization is performed until the first electrode material film 54 and the first dielectric film 56 are removed from the mold layer 48. By the planarization, a first dielectric film pattern 56a and a first electrode material film pattern 54a in which the first dielectric film 56 and the first electrode material film 54 are separated in units of cells are formed. The first electrode material layer pattern 54a is used as a lower electrode.
계속해서, 상기 몰드층(48) 및 상기 매립층(58)을 습식식각한다. 이 결과, 도 5에 도시한 바와 같이, 상기 유전막 스페이서(52), 상기 제1 전극 물질막 패턴(54a) 및 제1 유전막 패턴(56a)을 포함하는 실린더형 하부 전극 구조물이 형성된다.Subsequently, the mold layer 48 and the buried layer 58 are wet etched. As a result, as shown in FIG. 5, a cylindrical lower electrode structure including the dielectric layer spacer 52, the first electrode material layer pattern 54a, and the first dielectric layer pattern 56a is formed.
도 6을 참조하면, 상기 층간 절연막(42) 상에 상기 실린더형 하부 전극 구조물을 덮는 제2 유전막(60)을 형성한다. 상기 제2 유전막(60)은 고온 유전막으로 형성하는 것이 바람직하다. 또한, 상기 제2 유전막(60)은 50Å∼200Å정도의 두께로 형성하는 것이 바람직하다. 이때, 상기 제2 유전막(60)은 상기 하부 전극 구조물의 측벽 및 바닥에는 얇게 형성하고, 상기 하부전극 구조물의 상단, 곧 상기 제1 전극 물질막 패턴(54a)이 노출된 부분 상에는 두껍게 형성하는 것이 바람직하다. 이를 위해, 상기 제2 유전막(60)은 스텝 커버리지가 50% 이하인 고온 조건하에서 형성하는 것이 바람직하다. 상기 제2 유전막(60)은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2)등과 같은 금속 산화막 계열의 물질막 또는 BST 등과 같은 페로브스카이드(perobskite)계열의 물질막 또는 CVD 산화막 또는 CVD 질화막등으로 형성한다.Referring to FIG. 6, a second dielectric layer 60 is formed on the interlayer insulating layer 42 to cover the cylindrical lower electrode structure. The second dielectric layer 60 may be formed of a high temperature dielectric layer. In addition, the second dielectric film 60 is preferably formed to a thickness of about 50 ~ 200 ~. In this case, the second dielectric layer 60 may be thinly formed on the sidewalls and the bottom of the lower electrode structure, and thickly formed on the upper portion of the lower electrode structure, that is, the portion where the first electrode material layer pattern 54a is exposed. desirable. For this purpose, the second dielectric layer 60 is preferably formed under high temperature conditions where the step coverage is 50% or less. The second dielectric layer 60 may be formed of a metal oxide based material film such as a tantalum oxide film (Ta 2 O 5 ), an aluminum oxide film (Al 2 O 3 ), a titanium oxide film (TiO 2 ), or a perovskite such as BST. ) Or a CVD oxide film or CVD nitride film.
이 과정에서, 상기 하부 전극 구조물의 측벽 및 바닥을 덮는 유전막 전체의 두께와 상기 하부 전극 구조물의 상단을 덮는 유전막 전체의 두께를 꼭 같게 할 필요는 없는데, 그 이유는 상기 제2 유전막(60)은 고온에서 형성되기 때문에 불순물 함량이 매우 작다. 따라서, 얇은 두께로도 누설전류를 막기에 충분하기 때문이다. 또한, 상기 제1 전극 물질막 패턴(54a)의 측벽 및 바닥과 상기 제2 유전막(60) 사이에는 상기 유전막 스페이서(52) 및 제1 유전막 패턴(56a)이 형성되어 있기 때문에, 상기 제2 유전막(60) 형성시의 고온 공정에서 상기 제1 전극 물질막 패턴(54a) 곧, 하부 전극의 산화가 방지된다. 따라서, 후속 상부 전극 형성시의 열처리 공정에서 환원에 의한 상기 유전막의 리프팅이 또한 방지된다.In this process, the thickness of the entire dielectric film covering the sidewalls and the bottom of the lower electrode structure and the thickness of the entire dielectric film covering the top of the lower electrode structure need not be the same, because the second dielectric film 60 is Due to the formation at high temperatures, the impurity content is very small. Therefore, even a thin thickness is enough to prevent a leakage current. In addition, the dielectric layer spacer 52 and the first dielectric layer pattern 56a are formed between the sidewalls and the bottom of the first electrode material layer pattern 54a and the second dielectric layer 60. Oxidation of the first electrode material film pattern 54a, that is, the lower electrode, is prevented in the high temperature process at the time of forming (60). Thus, lifting of the dielectric film by reduction in the heat treatment process at the time of subsequent upper electrode formation is also prevented.
계속해서, 상기 제2 유전막(60)이 형성된 결과물 전면에 상기 하부 전극 구조물의 실린더 사이를 채우는 제2 전극 물질막(62)을 형성한다. 상기 제2 전극 물질막(62)은 상기 제1 전극 물질막(54)과 동일한 물질막으로 형성하는 것이 바람직하다.Subsequently, a second electrode material layer 62 is formed on the entire surface of the resultant in which the second dielectric layer 60 is formed to fill between the cylinders of the lower electrode structure. The second electrode material film 62 may be formed of the same material film as the first electrode material film 54.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 제1 및 제2 유전막을 상기한 물질외의 다른 물질막으로 형성할 수 있고 본 발명의 기술적 사상을 상기 실린더형 하부 전극 구조물과 다른 형태에 적용할 수 있음의 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, one of ordinary skill in the art may form the first and second dielectric layers as a material layer other than the above-described materials, and the technical spirit of the present invention may be different from that of the cylindrical lower electrode structure. Applicable to the form is obvious. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
상술한 바와 같이, 유전막 지지물에 의해 커패시터 형성 도중에 전극의 부러지거나 넘어지는 것을 방지할 수 있고 고온 유전막 형성시에 하부전극이 산화되지 않는다. 따라서, 상부 전극 형성후의 열처리 공정에서 유전막의 리프팅이 방지된다.As described above, the dielectric film support can prevent the electrode from breaking or falling down during capacitor formation and the lower electrode is not oxidized during the formation of the high temperature dielectric film. Therefore, lifting of the dielectric film is prevented in the heat treatment step after the upper electrode is formed.
Claims (1)
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|---|---|---|---|
| KR1019990045860A KR20010038052A (en) | 1999-10-21 | 1999-10-21 | Method for manufacturing a cylinderical capacitor |
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|---|---|---|---|
| KR1019990045860A KR20010038052A (en) | 1999-10-21 | 1999-10-21 | Method for manufacturing a cylinderical capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010038052A true KR20010038052A (en) | 2001-05-15 |
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ID=19616358
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990045860A KR20010038052A (en) | 1999-10-21 | 1999-10-21 | Method for manufacturing a cylinderical capacitor |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010098887A (en) * | 2000-04-28 | 2001-11-08 | 가네꼬 히사시 | Method for manufacturing semiconductor memory and method for manufacturing capacitor |
| KR20020043905A (en) * | 2000-12-04 | 2002-06-12 | 박종섭 | Method for fabricating capacitor |
| KR100881828B1 (en) * | 2002-07-10 | 2009-02-03 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor of semiconductor device |
-
1999
- 1999-10-21 KR KR1019990045860A patent/KR20010038052A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010098887A (en) * | 2000-04-28 | 2001-11-08 | 가네꼬 히사시 | Method for manufacturing semiconductor memory and method for manufacturing capacitor |
| KR20020043905A (en) * | 2000-12-04 | 2002-06-12 | 박종섭 | Method for fabricating capacitor |
| KR100881828B1 (en) * | 2002-07-10 | 2009-02-03 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor of semiconductor device |
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