KR19990016233A - Capacitor Electrode and Capacitor Formation Method of Semiconductor Device Having High-k Dielectric Film - Google Patents
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Abstract
고유전율 재료를 유전체막으로 채용한 커패시터 전극 및 그 전극을 사용한 커패시터의 제조방법에 관하여 개시한다. 본 발명에 의한 반도체 장치의 커패시터 전극 및 이를 이용한 커패시터의 제조방법은 에칭이 잘되어 스택형으로 형성하기에 용이한 물질, 예컨대 Ru, RuO2, Ti, TiN 및 이를 조합한 금속 중에 하나를 선택하여 형성된 제1 금속층과, 에칭이 잘되지 않지만 산화가 잘되지 않아 누설전류 특성이 우수한 물질, 예컨대 Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 형성한 제2 금속층(112', 212')을 포함하여 형성하는 것을 특징으로 한다. 이러한 제1 금속층은 제2 금속층의 하부에 구성되며, 제2 금속층보다 두께가 두껍게 형성된다. 따라서, 하부전극을 형성시에 식각 경사도가 발생하여 커패시터 하부전극의 단면적이 줄어드는 것을 방지하고, 커패시터 높이를 높게 형성할 수 있어서 고유전율 재료를 사용하는 반도체 장치의 커패시터에서 커패시턴스를 높일 수 있다.Disclosed are a capacitor electrode employing a high dielectric constant material as a dielectric film and a method of manufacturing a capacitor using the electrode. The capacitor electrode of the semiconductor device according to the present invention and a method of manufacturing a capacitor using the same are formed by selecting one of a material which is well etched and easy to form into a stack, for example, Ru, RuO 2, Ti, TiN, and a combination of metals. A first metal layer and a second metal layer 112 ', 212' formed using a material selected from a metal selected from among Pt, Ir, and IrO2 having excellent leakage current characteristics due to poor etching but poor oxidation. It characterized by forming. The first metal layer is formed under the second metal layer, and is formed thicker than the second metal layer. Therefore, an etch inclination may be prevented when the lower electrode is formed, thereby reducing the cross-sectional area of the lower electrode of the capacitor, and the height of the capacitor may be increased, thereby increasing capacitance in the capacitor of the semiconductor device using the high-k material.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 고유전율 재료를 유전체막으로 채용한 커패시터 전극 및 그 전극을 사용한 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a capacitor electrode employing a high dielectric constant material as a dielectric film and a method of manufacturing a capacitor using the electrode.
반도체 메모리 소자가 점차 고집적화됨에 따라 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서는 높은 커패시턴스를 보유하면서, 적은 면적 내에 형성될 수 있는 커패시터에 대한 필요성이 증대되고 있다. 이러한 필요를 충족하기 위하여 트랜치(trench)나 실린더(Cylinder)형과 같은 복잡한 공정단계를 갖는 커패시터들이 등장하였다. 그러나 상술한 트랜치형이나 실린더형의 커패시터는 고집적화된 반도체 메모리 소자에서 필요로 하는 높은 커패시턴스와 고집적화를 실현하는데 한계를 보이고 있는 실정이다.As semiconductor memory devices are increasingly integrated, there is an increasing need for capacitors that can be formed in a small area while maintaining high capacitance in semiconductor memory devices such as dynamic random access memory (DRAM). To meet this need, capacitors with complex process steps, such as trenches or cylinders, have emerged. However, the above-described trench-type or cylindrical-type capacitors show a limit in realizing high capacitance and high integration required in highly integrated semiconductor memory devices.
최근에는 이러한 문제점을 보완하기 위하여 기존의 유전체보다 수백배 이상 높은 유전율(dielectric constant)을 갖는 BST(Barium strontium Titanate), PZT 및 Ta2O5와 같은 고유전율 물질을 커패시터의 유전체로 이용하여 스택(stack)형으로 커패시터를 형성하는 방법이 일반화되고 있다. 이러한 고유전율 물질을 사용하여 커패시터를 형성할 경우, 커패시터의 상부 및 하부전극으로 사용할 수 있는 도전물질로는 루테늄(Ru), 이산화 루테늄(RuO2) 및 백금(Pt)이 있다. 여기서, 상기 루테늄(Ru) 및 이산화 루테늄(RuO2)은 식각이 백금막에 비하여 용이하지만, 누설전류 특성이 백금의 10∼100배에 이르는 문제점이 있다.Recently, to solve this problem, high dielectric constant materials such as barium strontium titanate (BST), PZT, and Ta 2 O 5 , which have a dielectric constant several hundred times higher than conventional dielectrics, are used as a dielectric for capacitors. A method of forming a capacitor in a stack type is becoming common. When the capacitor is formed using the high-k material, conductive materials that can be used as the upper and lower electrodes of the capacitor include ruthenium (Ru), ruthenium dioxide (RuO 2 ), and platinum (Pt). Here, although ruthenium (Ru) and ruthenium dioxide (RuO 2 ) are easier to etch than the platinum film, there is a problem that the leakage current characteristic is 10 to 100 times that of platinum.
한편, 백금막은 BST 유전체막을 고온 처리하는 과정에서 발생하는 유전체 전극 표면의 산화반응에 대하여 반응을 일으키지 않는 안정된 물질이며, 전기 전도도가 뛰어난 물질인 동시에, 공정 중에 백금막의 표면에서 산화반응을 일으키지 않기 때문에 다른 종류의 도전막과 비교하여 커패시터의 유전체 전극에서 발생하는 누설전류(leakage current)가 작은 특성을 지니고 있다. 그러나, 백금을 이용하여 커패시터의 상부 및 하부전극을 형성하고자 하는 경우, 건식식각을 이용한 패터닝이 매우 어려운 단점이 있다. 이는 백금이 비반응성 금속이므로 다른 화학물질과 반응하기가 어렵기 때문이다. 일반적으로 이온 스퍼터링을 이용하여 백금막을 식각하는데, 이때 식각잔류물(etching residue)이 발생하는 문제점과, 이로 인한 백금막의 식각 경사도(etching slope)가 완만해져서 백금(pt)로 형성하는 하부전극이 높은 경우, 브릿지(bridge)를 유발하여 패터닝이 어려운 문제점이 발생한다.On the other hand, the platinum film is a stable material that does not react to the oxidation reaction on the surface of the dielectric electrode generated during the high temperature treatment of the BST dielectric film, and is a material having excellent electrical conductivity and does not cause oxidation reaction on the surface of the platinum film during the process. Compared with other types of conductive films, the leakage current generated in the dielectric electrodes of the capacitors has a small characteristic. However, when the upper and lower electrodes of the capacitor are to be formed using platinum, patterning using dry etching is very difficult. This is because platinum is a non-reactive metal, making it difficult to react with other chemicals. Generally, the platinum film is etched by using ion sputtering. At this time, the etching residue is generated, and the etching slope of the platinum film is smoothed so that the lower electrode formed of platinum is high. In this case, a problem arises that patterning is difficult due to a bridge.
이와 같이 백금막을 커패시터의 하부전극으로 사용한 선행기술이 미합중국 특허 제 5,489,548호(Title: Method of forming high-dielectric constant material electrodes comprising side wall spacers, Date of Patent: Feb.6, 1996)로 Texas Instruments사에 의해 특허등록이 된 바 있다.As described above, the prior art using a platinum film as a lower electrode of a capacitor is disclosed in Texas Instruments as US 5,489,548 (Title: Method of forming high-dielectric constant material electrodes comprising side wall spacers, Date of Patent: Feb. 6, 1996). Has been patented.
도 1은 종래 기술에 의한 고유전율 재료를 사용하여 반도체 장치의 커패시터 전극을 형성하였을 때의 단면도이다.1 is a cross-sectional view when a capacitor electrode of a semiconductor device is formed using a high dielectric constant material according to the prior art.
도 1을 참조하면, 반도체 기판(30)에 절연막(32)을 개재하고 패터닝을 진행하여 커패시터 형성을 위한 콘택홀을 형성한다. 상기 콘택홀을 불순물이 도핑된 폴리실리콘으로 구성된 플러그(34)로 완전히 매립한다. 이어서, 상기 플러그(34)와 연결된 TiN으로 이루어진 장벽층(36), 백금을 포함하는 하부전극(42) 및 BST와 같은 고유전체막(44) 및 상부전극을 형성하여 고유전율 재료를 사용하는 커패시터의 형성을 완료한다. 여기서, 참조부호 40은 상기 장벽층(36)에 산화가 진행되어 커패시터의 특성을 저하시키는 것을 방지할 목적으로 구성한 산화막으로 이루어진 절연막 스페이서를 말한다.Referring to FIG. 1, patterning is performed on the semiconductor substrate 30 via an insulating layer 32 to form contact holes for capacitor formation. The contact hole is completely filled with a plug 34 made of polysilicon doped with impurities. Subsequently, a capacitor using a high dielectric constant material is formed by forming a barrier layer 36 made of TiN connected to the plug 34, a lower electrode 42 containing platinum, and a high dielectric film 44 such as BST and an upper electrode. Complete the formation of. Here, reference numeral 40 denotes an insulating film spacer made of an oxide film formed for the purpose of preventing oxidation of the barrier layer 36 and deterioration of the characteristics of the capacitor.
그러나, 상술한 종래 기술에 있어서의 문제점은, ① 하부전극(42)으로 사용되는 백금막의 식각시에 백금막의 상부 모서리가 침식(Erosion)되어 경사(Slope)를 갖는다. 따라서 경사되게 식각된 하부전극(42)은 커패시터 전극의 단면적을 줄어들게 하여 커패시턴스 특성을 떨어뜨리고, ② 하부전극의 높이를 높여 커패시턴스를 높이는데 커다란 제약조건으로 작용하는 문제점이 있다.However, the problem in the above-described prior art is that when the platinum film used as the lower electrode 42 is etched, the upper edge of the platinum film is eroded to have a slope. Therefore, the lower electrode 42 which is inclinedly etched has a problem of reducing the cross-sectional area of the capacitor electrode, thereby reducing the capacitance characteristics, and increasing the capacitance by increasing the height of the lower electrode.
본 발명이 이루고자 하는 기술적 과제는 커패시터 전극을 백금 및 루테늄을 포함하는 2개의 금속층으로 형성하여 식각을 용이하게 하고, 식각경사도를 개선하여 전극의 단면적을 늘리고, 하부전극의 높이를 보다 높게 형성할 수 있는 고유전율 재료를 사용하는 반도체 장치의 커패시터 전극을 제공하는데 있다.The technical problem to be achieved by the present invention is to form a capacitor electrode of two metal layers containing platinum and ruthenium to facilitate etching, improve the etch gradient to increase the cross-sectional area of the electrode, and to form a higher height of the lower electrode To provide a capacitor electrode of a semiconductor device using a high dielectric constant material.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터 전극을 사용한 반도체 장치의 커패시터 형성방법을 제공하는데 있다.Another object of the present invention is to provide a method of forming a capacitor of a semiconductor device using the capacitor electrode.
도 1은 종래 기술에 의한 고유전율 재료를 사용하여 반도체 장치의 커패시터 전극을 형성하였을 때의 단면도이다.1 is a cross-sectional view when a capacitor electrode of a semiconductor device is formed using a high dielectric constant material according to the prior art.
도 2내지 도 10은 본 발명의 제1 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 설명하기 위하여 도시한 단면도이다.2 to 10 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device using a high dielectric constant material according to the first embodiment of the present invention.
도 11 내지 도 19는 본 발명의 제2 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.11 to 19 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device using a high dielectric constant material according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100, 200: 반도체 기판, 102, 202: 층간 절연막,100, 200: semiconductor substrate, 102, 202: interlayer insulating film,
104, 204: 플러그(plug) 106, 206': 오믹층(Ohmic layer),104, 204: plug 106, 206 ': Ohmic layer,
108, 208': 장벽층(barrier layer),108, 208 ': barrier layer,
110;, 210': 제1 금속층, 112', 212': 제2 금속층,110; 210 ': first metal layer, 112', 212 ': second metal layer,
114;, 214': 마스크층, 116, 216: 포토레지스트 패턴,114; 214 ': mask layer, 116, 216: photoresist pattern,
118', 218': 금속 스페이서, 120, 220: 고유전체막,118 ', 218': metal spacer, 120, 220: high dielectric film,
122, 222: 상부전극, 232: 절연막 스페이서122, 222: upper electrode, 232: insulating film spacer
상기의 기술적 과제를 달성하기 위하여 본 발명은, 고유전율 재료를 유전체막으로 사용하는 반도체 장치의 커패시터 전극에 있어서, 상기 커패시터 전극은 에칭이 잘되어 스택형(stack type)으로 만들 수 있는 제1 금속층과, 에칭이 잘되지 않지만 누설전류 특성이 우수한 제2 금속층을 포함하여 구성되는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 전극을 제공한다.In order to achieve the above technical problem, the present invention provides a capacitor electrode of a semiconductor device using a high dielectric constant material as a dielectric film, wherein the capacitor electrode is well etched to form a first metal layer that can be stacked. And a second metal layer having excellent etching current but excellent leakage current characteristics, and a capacitor electrode of a semiconductor device using a high dielectric constant material.
본 발명의 바람직한 실시예에 의하면, 상기 제1 금속층은 Ru, RuO2, Ti, TiN 및 이를 조합한 금속 중에 선택된 하나의 물질로 형성된 것이 적합하고, 상기 제2 금속층은 Pt, Ir 및 IrO2 중에서 선택된 하나의 물질을 사용하여 형성된 것이 적합하다. 또한, 상기 제1 금속층은 제2 금속층의 하부에 위치하며, 전극의 크기를 높여서 커패시턴스를 개선하기 위하여 제2 금속층에 비하여 두께를 두껍게 형성하는 바람직하다.According to a preferred embodiment of the present invention, the first metal layer is suitably formed of one material selected from Ru, RuO2, Ti, TiN and a combination of metals, and the second metal layer is one selected from Pt, Ir and IrO2 It is suitable to be formed using the material of. In addition, the first metal layer is located below the second metal layer, and in order to increase the size of the electrode to improve the capacitance, it is preferable to form a thicker thickness than the second metal layer.
상기의 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 실시예를 통하여, 커패시터 형성용 콘택홀이 형성된 반도체 기판에 플러그를 형성하는 제1 단계와, 상기 플러그 상에 오믹층(Ohmic layer)과 장벽층(barrier layer)을 적층하고 평탄화하는 제2 단계와, 상기 평탄화된 반도체 기판의 전면에 커패시터 전극용 제1 금속층 및 제2 전극용 금속층을 순차적으로 적층하는 제3 단계와, 상기 결과물 위에 마스크층을 형성하는 제4 단계와, 상기 마스크층을 사용하여 제1 및 제2 금속층을 패터닝하는 제5 단계와, 상기 마스크층을 제거하고 상기 제1 및 제2 금속층의 양측벽에 금속 스페이서를 형성하는 제6 단계와, 상기 금속층 스페이서가 형성된 결과물 상에 고유전체막 및 상부전극을 적층하는 제7 단계와, 상기 고유전체막 및 상부전극을 패터닝하여 커패시터를 형성하는 제8 단계를 포함하는 것을 특징으로 하는 고유전체 재료를 사용하는 반도체 장치의 커패시터 형성방법을 제공한다.In order to achieve the above technical problem, the present invention provides a first step of forming a plug in a semiconductor substrate in which a contact hole for forming a capacitor is formed, and an ohmic layer on the plug. A second step of stacking and planarizing a barrier layer, a third step of sequentially stacking a first metal layer for a capacitor electrode and a metal layer for a second electrode on a front surface of the planarized semiconductor substrate, and a mask on the resultant A fourth step of forming a layer, a fifth step of patterning first and second metal layers using the mask layer, a removal of the mask layer and formation of metal spacers on both sidewalls of the first and second metal layers And a seventh step of stacking a high dielectric film and an upper electrode on the resultant product on which the metal layer spacer is formed, and patterning the high dielectric film and the upper electrode to form a capacitor. Provides a capacitor formed in a semiconductor device using a high-dielectric material, it characterized in that it comprises an eighth step of sex.
본 발명의 바람직한 실시예에 의하면, 상기 제1 단계의 플러그는 콘택홀을 완전히 매립하지 않도록 형성하고, 제2 단계의 평탄화는 콘택홀이 형성된 절연막과 동일한 높이를 갖도록 평탄화를 진행하는 것이 적합하다.According to a preferred embodiment of the present invention, it is preferable that the plug of the first step is formed so as not to completely fill the contact hole, and the planarization of the second step is performed to have the same height as the insulating film on which the contact hole is formed.
또한, 상기 제1 금속층은 Ru, RuO2, Ti, TiN 및 이를 조합한 금속중에 하나를 선택하여 형성하고, 상기 제2 금속층은 Pt, Ir 및 IrO2 중에서 하나의 금속을 사용하여 형성하고, 상기 제1 금속층은 하부전극의 면적을 늘릴수 있도록 제2 금속층에 비하여 두께를 두껍게 형성하는 바람직하다.In addition, the first metal layer is formed by selecting one of Ru, RuO2, Ti, TiN and a combination of metals, and the second metal layer is formed using one metal from Pt, Ir and IrO2, and the first The metal layer is preferably thicker than the second metal layer so as to increase the area of the lower electrode.
바람직하게는, 상기 제6 단계의 금속 스페이서는 제2 금속층과 같은 막질인 Pt, Ir 및 IrO2 중에서 하나의 금속을 사용하여 형성하고, 상기 제7 단계의 고유전체막은 BST, PZT 및 Ta2O5 중에서 선택된 하나의 물질을 사용하여 형성하는 적합하다.Preferably, the metal spacer of the sixth step is formed using one metal from Pt, Ir, and IrO2, which is the same as the second metal layer, and the high dielectric film of the seventh step is one selected from BST, PZT, and Ta2O5. It is suitable to form using materials.
상기의 다른 기술적 과제를 달성하기 위하여, 본 발명은 제2 실시예를 통하여, 커패시터 형성용 콘택홀이 형성된 반도체 기판에 플러그를 형성하는 제1 단계와, 상기 플러그가 형성된 반도체 기판의 전면에 오믹층(Ohmic layer)과 장벽층(barrier layer)을 순차적으로 적층하는 제2 단계와, 상기 장벽층 위에 커패시터 전극용 제1 금속층 및 제2 금속층을 순차적으로 적층하는 제3 단계와, 상기 제2 금속층 위에 마스크층을 형성하여 하부의 제2 금속층, 제1 금속층, 장벽층 및 오믹층을 패터닝하여 하부전극을 형성하는 제4 단계와, 상기 장벽층 및 오믹층의 양측벽에 절연막 스페이서를 형성하는 제5 단계와, 상기 제1 금속층 및 제2 금속층의 양측벽에 금속 스페이서를 형성하는 제6 단계와, 상기 금속 스페이서가 형성된 결과물 상에 고유전체막 및 상부전극을 적층하는 제7 단계와, 상기 고유전체막 및 상부전극을 패터닝하여 커패시터를 형성하는 제8 단계를 포함하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 제공한다.In order to achieve the above technical problem, the present invention provides a first step of forming a plug in a semiconductor substrate in which a contact hole for forming a capacitor is formed, and an ohmic layer on a front surface of the semiconductor substrate in which the plug is formed. A second step of sequentially laminating an ohmic layer and a barrier layer, a third step of sequentially laminating a first metal layer and a second metal layer for a capacitor electrode on the barrier layer, and on the second metal layer A fourth step of forming a mask layer to form a lower electrode by patterning a lower second metal layer, a first metal layer, a barrier layer, and an ohmic layer; and a fifth step of forming insulating film spacers on both sidewalls of the barrier layer and the ohmic layer. And a sixth step of forming metal spacers on both side walls of the first metal layer and the second metal layer, and laminating a high dielectric film and an upper electrode on the resultant product on which the metal spacer is formed. Provides a seventh stage, a capacitor forming a semiconductor device using a high dielectric constant material, comprising an eighth step of forming a capacitor by patterning the high-dielectric film and an upper electrode.
본 발명의 바람직한 실시예에 의하면, 상기 제1 단계의 플러그는 콘택홀을 완전히 매립하도록 형성하고, 상기 제3 단계의 제1 금속층은 Ru, RuO2, Ti, TiN 및 이를 조합한 금속중에 하나를 선택하여 형성하고, 상기 제2 금속층은 Pt, Ir 및 IrO2 중에서 하나의 금속을 사용하여 형성하고, 상기 제1 금속층은 제2 금속층에 비하여 두께를 두껍게 형성하는 바람직하다.According to a preferred embodiment of the present invention, the plug of the first step is formed to completely fill the contact hole, the first metal layer of the third step is selected from Ru, RuO2, Ti, TiN and a combination of metals And the second metal layer is formed using one metal from Pt, Ir, and IrO2, and the first metal layer is formed to have a thicker thickness than the second metal layer.
또한, 상기 제5 단계의 절연막 스페이서는 SOG 또는 TEOS를 사용하여 형성하고, 제6 단계의 금속 스페이서는 제2 금속층과 같은 막질인 Pt, Ir 및 IrO2 중에서 하나의 금속을 사용하여 형성하고, 상기 제7 단계의 고유전체막은 BST, PZT 및 Ta2O5 중에서 선택된 하나의 물질을 사용하여 형성하는 적합하다.In addition, the insulating film spacer of the fifth step is formed using SOG or TEOS, and the metal spacer of the sixth step is formed using one metal of Pt, Ir and IrO2 having the same film quality as the second metal layer, The seven-step high dielectric film is suitable to be formed using one material selected from BST, PZT, and Ta2O5.
본 발명에 따르면, 하부전극을 형성시에 식각경사도가 발생하여 커패시터 하부전극의 단면적이 줄어드는 것을 방지하고, 커패시터의 높이를 높게 형성할 수 있어서 고유전율 재료를 사용하는 반도체 장치의 커패시터에서 커패시턴스를 높일 수 있다.According to the present invention, when the lower electrode is formed, an etch gradient is prevented to reduce the cross-sectional area of the lower electrode of the capacitor, and the height of the capacitor can be increased to increase the capacitance in the capacitor of the semiconductor device using the high dielectric constant material. Can be.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 10 및 도 19를 참조하여 본 발명에 따른 고유전율 재료를 사용하는 반도체 장치의 커패시터 전극의 구조 및 특징에 대하여 설명한다.First, a structure and a feature of a capacitor electrode of a semiconductor device using a high dielectric constant material according to the present invention will be described with reference to FIGS. 10 and 19.
도 10 및 도 19를 참조하면, 본 발명에 따른 반도체 장치의 커패시터 전극의 구조는 ① 에칭이 잘되어 스택형으로 형성하기에 용이한 물질, 예컨대 Ru, RuO2, Ti, TiN 및 이를 조합한 금속중에 하나를 선택하여 형성된 제1 금속층(110', 210')과, ② 에칭이 잘되지 않지만 누설전류 특성이 우수한 물질, 예컨대 Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 형성한 제2 금속층(112', 212')을 포함하여 구성된다. 이러한 제1 금속층(110', 210')은 제2 금속층(112', 212')의 하부에 구성되며, 제2 금속층(112', 212')보다 두께가 두껍게 형성된다.10 and 19, the structure of the capacitor electrode of the semiconductor device according to the present invention is ① in a well-etched material that is easy to form a stack, such as Ru, RuO2, Ti, TiN and a metal combination thereof A first metal layer 110 'or 210' formed by selecting one, and a second metal layer formed by using a material selected from a metal selected from the group consisting of Pt, Ir, and IrO2, which is not well etched but has excellent leakage current characteristics. 112 ', 212'). The first metal layers 110 ′ and 210 ′ are formed under the second metal layers 112 ′ and 212 ′, and are thicker than the second metal layers 112 ′ and 212 ′.
따라서, 제1 금속층(110', 210')과 제2 금속층(112', 212')의 복합막으로 구성된 커패시터 하부전극의 식각시, 하부전극 표면에서는 제2 금속층(112', 212')에 의하여 누설전류 특성을 개선하면서, 하부전극의 대부분을 구성하는 제1 금속층(110', 210')이 식각이 용이하도록 구성하여, 식각시에 식각 경사도(etching slope) 문제나 이로 인해 하부전극을 높게 형성할 수 없어 단면적을 늘리는데 제한을 받는 문제를 개선할 수 있다.Therefore, when etching the capacitor lower electrode composed of the composite film of the first metal layer 110 ′, 210 ′ and the second metal layer 112 ′, 212 ′, the lower electrode surface is disposed on the second metal layer 112 ′, 212 ′. By improving leakage current characteristics, the first metal layers 110 ′ and 210 ′ constituting most of the lower electrodes are easily etched, thereby increasing the lower electrode due to an etching slope problem or the like. The problem of being unable to form can be limited to increase the cross-sectional area.
이어서, 도 2 및 도 19를 참조하여 상기 고유전율 재료를 갖는 커패시터 전극을 사용하는 반도체 장치의 커패시터 형성방법을 설명한다.Next, a capacitor forming method of a semiconductor device using the capacitor electrode having the high dielectric constant material will be described with reference to FIGS. 2 and 19.
(제1 실시예)(First embodiment)
도 2내지 도 10은 본 발명의 제1 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.2 to 10 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device using a high dielectric constant material according to a first embodiment of the present invention.
도 2를 참조하면, 트랜지스터 및 비트라인(bit line)과 같은 하부구조가 형성된 반도체 기판(100)에 커패시터 형성을 위한 층간절연막(102)을 형성한다. 상기 층간절연막(102)에 포토레지스트를 코팅하고 사진 및 식각공정을 진행하여 트랜지스터의 소오스 영역을 노출하는 매몰 콘택홀(buried contact hole)을 형성한다. 이어서, 상기 매몰 콘택홀을 매립하는 플러그(plug, 104))를 불순물이 도핑된 폴리실리콘(doped poly silicon)을 사용하여 형성한다. 이때, 플러그(104)가 매몰 콘택홀을 완전히 매립하지 않도록 형성하는 것이 적합하다.Referring to FIG. 2, an interlayer insulating film 102 for forming a capacitor is formed on a semiconductor substrate 100 on which substructures such as transistors and bit lines are formed. A photoresist is coated on the interlayer insulating layer 102 and a photolithography and etching process are performed to form a buried contact hole exposing the source region of the transistor. Subsequently, a plug 104 for filling the buried contact hole is formed using polysilicon doped with impurities. At this time, it is preferable that the plug 104 is formed so as not to completely fill the buried contact hole.
도 3을 참조하면, 상기 플러그(104)가 형성된 반도체 기판에 콘택저항을 낮추는 역할을 하는 오믹층(Ohmic layer, 106)과 하부 플러그(104)로부터 불순물의 확산(diffusion)을 방지하기 위한 장벽층(barrier layer, 108)을 Ti 및 TiN을 사용하여 적층한다. 이때, 상기 폴리실리콘으로 구성된 플러그(104)와 Ti로 구성된 오믹층(106)의 계면에서는 Ti와 Si가 반응하여 TiSix를 생성하여 매몰 콘택홀 내부의 도전특성을 향상시킨다. 계속해서, 상기 오믹층(106)과 장벽층(108)이 적층된 반도체 기판에 에치백(etch back) 또는 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 상기 층간절연막(102)의 표면이 드러날 때까지 진행하여 전체적인 평탄화를 달성한다.Referring to FIG. 3, an ohmic layer 106 that lowers contact resistance on a semiconductor substrate on which the plug 104 is formed and a barrier layer for preventing diffusion of impurities from the lower plug 104. (barrier layer 108) is laminated using Ti and TiN. At this time, at the interface between the plug 104 made of polysilicon and the ohmic layer 106 made of Ti, Ti and Si react to generate TiSix, thereby improving conductivity characteristics in the buried contact hole. Subsequently, the surface of the interlayer insulating layer 102 may be exposed by performing an etch back or chemical mechanical polishing (CMP) process on the semiconductor substrate on which the ohmic layer 106 and the barrier layer 108 are stacked. Proceed until to achieve overall planarization.
도 4를 참조하면, 상기 평탄화가 달성된 반도체 기판에 Ru, RuO2, Ti, TiN 및 이를 조합한 금속중에 선택된 하나로 제1 금속층(210)을 적층하고, Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 제2 금속층(212)을 MOCVD(Metal Organic CVD) 또는 스퍼터링(sputtering) 방식으로 형성한다. 이때, 상기 제2 금속층(212)은 에칭이 용이하도록 상기 제1 금속층(210)에 비하여 두께를 얇게 형성한다.Referring to FIG. 4, a first metal layer 210 is stacked on a semiconductor substrate on which the planarization is achieved, one selected from Ru, RuO 2, Ti, TiN, and a combination of metals, and one metal selected from Pt, Ir, and IrO 2 is formed. The second metal layer 212 is formed using a metal organic CVD (MOCVD) or a sputtering method. In this case, the second metal layer 212 is formed to be thinner than the first metal layer 210 to facilitate etching.
도 5를 참조하면, 상기 제2 금속층(212)의 상부에 마스크 형성을 위한 산화막과 같은 마스크층(114)을 적층하고, 상기 마스크층(114) 위에 포토레지스트막을 도포하고 노광 및 현상공정을 통하여 포토레지스트 패턴(116)을 형성한다.Referring to FIG. 5, a mask layer 114, such as an oxide film for forming a mask, is stacked on the second metal layer 212, a photoresist film is coated on the mask layer 114, and exposed and developed. The photoresist pattern 116 is formed.
도 6을 참조하면, 상기 포토레지스트 패턴(116)을 마스크로 하부의 산화막으로 구성된 마스크층(114)을 패터닝하여 마스크 패턴(114')을 형성한다. 이어서, 에싱(ashing) 공정의 수행하여 상기 포토레지스트 패턴(116)을 제거한다. 통상, 백금과 같은 제2 금속층을 식각하기 위하여 산화막과 별도의 다른 막을 혼합한 마스크층을 사용하지만, 본 발명에서는 제2 금속층(112)의 두께를 상대적으로 얇기 때문에 별도의 마스크층을 필요로 하지 않는다.Referring to FIG. 6, a mask pattern 114 ′ is formed by patterning a mask layer 114 formed of an oxide layer under the photoresist pattern 116 as a mask. Subsequently, an ashing process is performed to remove the photoresist pattern 116. In general, a mask layer including a mixture of an oxide film and another film is used to etch a second metal layer such as platinum, but the present invention does not require a separate mask layer because the thickness of the second metal layer 112 is relatively thin. Do not.
도 7을 참조하면, 상기 산화막으로 구성된 마스크 패턴(114')을 식각마스크로 건식식각을 진행하여 하부의 백금과 같은 제2 금속층(112) 및 루테늄과 같은 제1 금속층(110)을 식각한다. 이때, 제2 금속층(112)은 상대적으로 얇은 두께를 갖기 때문에, 경사지게 식각되어 제2 금속층(112)의 모서리에서 침식(erosion)이 발생하더라도 큰 문제가 되지 않는다. 또한, 하부의 루테늄과 같이 두껍게 형성된 제1 금속층(110)은 비교적 직각에 가깝게 원하는 각도로 식각이 된다. 그러므로 전체적인 하부전극의 형상은 무리한 변형없이 형성할 수 있다.Referring to FIG. 7, dry etching is performed on the mask pattern 114 ′ formed of the oxide layer using an etch mask to etch the second metal layer 112 such as platinum and the first metal layer 110 such as ruthenium. At this time, since the second metal layer 112 has a relatively thin thickness, even if erosion occurs at an edge of the second metal layer 112 by being etched obliquely, it is not a big problem. In addition, the first metal layer 110 thickly formed as ruthenium in the lower portion is etched at a desired angle relatively close to a right angle. Therefore, the overall shape of the lower electrode can be formed without excessive deformation.
도 8을 참조하면, 상기 산화막으로 구성된 마스크 패턴(114')을 제거하고, 반도체 기판 전체에 일정한 두께를 갖는 Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 스페이서 형성용 금속층(118)을 적층한다.Referring to FIG. 8, the mask pattern 114 ′ formed of the oxide film is removed, and the metal layer 118 for spacer formation is stacked using one metal selected from Pt, Ir, and IrO 2 having a predetermined thickness on the entire semiconductor substrate. do.
도 9를 참조하면, 상기 금속층(118)을 에치백하여 상기 제1 금속층(110') 및 제2 금속층(112')의 양측벽에 금속 스페이서(118')를 형성한다. 상기 에치백(etch back) 공정은 반응성 이온 식각(RIE)과 같은 건식식각을 통하여 상기 금속층(118)을 이방성으로 식각함으로써 달성할 수 있다. 여기서, 제1 금속층(110')의 외부를 감싸도록 형성된 Pt, Ir 및 IrO2 중에서 선택된 하나의 물질로 구성한 제2 금속층(112') 및 금속 스페이서(118')는 하부전극의 표면에서 누설전류(leakage current)가 발생하는 것을 억제하는 기능을 한다.9, the metal layer 118 is etched back to form metal spacers 118 ′ on both sidewalls of the first metal layer 110 ′ and the second metal layer 112 ′. The etch back process may be achieved by anisotropically etching the metal layer 118 through dry etching such as reactive ion etching (RIE). Here, the second metal layer 112 'and the metal spacer 118' made of one material selected from Pt, Ir, and IrO2 formed to surround the outside of the first metal layer 110 'may have a leakage current at the surface of the lower electrode. It suppresses the occurrence of leakage current.
도 10을 참조하면, 상기 결과물 상에 BST, PZT 및 Ta2O5 중에서 선택된 하나의 물질을 사용하여 고유전체막(120)을 형성하고, 상기 고유전체막(120)의 상부전극(122) 형성을 위한 도전층을 형성하고 패터닝을 수행하여 본 발명의 일 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성공정을 완료한다.Referring to FIG. 10, a high dielectric film 120 is formed on the resultant using one material selected from BST, PZT, and Ta 2 O 5, and a conductive material is formed to form the upper electrode 122 of the high dielectric film 120. A layer is formed and patterned to complete the capacitor forming process of the semiconductor device using the high dielectric constant material according to the embodiment of the present invention.
제2 실시예Second embodiment
도 11내지 도 19는 본 발명의 제2 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 각 부재의 구성 및 형성방법이 제1 실시예와 중복되는 경우에는 자세한 설명을 생략하고, 모든 참조부호는 제1 실시예와 대응되도록 구성하였다.11 to 19 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device using a high dielectric constant material according to a second embodiment of the present invention. Here, in the case where the configuration and the formation method of each member overlap with the first embodiment, detailed description is omitted, and all the reference numerals are configured to correspond to the first embodiment.
도 11을 참조하면, 반도체 기판(200)에 층간절연막(202)을 형성하고, 상기 층간절연막을 패터닝하여 매몰 콘택홀을 형성한다. 이어서, 상기 매몰 콘택홀을 완전히 매립하는 폴리실리콘으로 구성된 플러그(204)를 층간절연막(202)과 같은 높이로 형성한다.Referring to FIG. 11, an interlayer insulating film 202 is formed in a semiconductor substrate 200, and the interlayer insulating film is patterned to form a buried contact hole. Subsequently, a plug 204 made of polysilicon completely filling the buried contact hole is formed at the same height as the interlayer insulating film 202.
도 12를 참조하면, 상기 결과물 상에 오믹층(206) 및 장벽층(208)을 상기 완전히 매립된 플러그(204)와 연결되도록 층간절연막(202) 상에 형성한다. 이어서, 제1 금속층(210), 제2 금속층(212) 및 마스크층(214)을 순차적으로 적층한다.Referring to FIG. 12, an ohmic layer 206 and a barrier layer 208 are formed on the interlayer insulating layer 202 so as to be connected to the plug 204 completely embedded therein. Subsequently, the first metal layer 210, the second metal layer 212, and the mask layer 214 are sequentially stacked.
도 13을 참조하면, 상기 마스크층(214) 위에 포토레지스트 패턴(216)을 노광 및 현상 공정을 통하여 형성한다.Referring to FIG. 13, a photoresist pattern 216 is formed on the mask layer 214 through an exposure and development process.
도 14를 참조하면, 상기 포토레지스트 패턴(216)으로 마스크층(214)을 패터닝하여 산화막으로 구성된 마스크(214')를 형성한 후, 상기 산화막으로 구성된 마스크(214')를 사용하여 하부의 제2 금속층(212), 제1 금속층(210), 장벽층(208) 및 오믹층(206)을 패터닝하여 하부전극을 형성한다.Referring to FIG. 14, the mask layer 214 is patterned using the photoresist pattern 216 to form a mask 214 'formed of an oxide film, and then the lower layer is formed using the mask 214' composed of the oxide film. The lower electrode is formed by patterning the second metal layer 212, the first metal layer 210, the barrier layer 208, and the ohmic layer 206.
도 15를 참조하면, 상기 결과물 상에 스페이서 형성을 위한 절연막(230), 예컨대 SOG(Silicon On Glass)나 TEOS와 같이 낮은 온도에서 침적이 가능한 막질을 반도체 기판 전체에 침적(Deposition)한다.Referring to FIG. 15, an insulating film 230 for forming a spacer on the resultant material, for example, a film that can be deposited at a low temperature such as SOG (Silicon On Glass) or TEOS is deposited on the entire semiconductor substrate.
도 16을 참조하면, 상기 스페이서 형성용 절연막(230)에 반응성 이온 식각(RIE)을 진행하여 상기 장벽층(208') 및 오믹층(206')의 양측벽을 완전히 덮도록 절연막 스페이서(232)를 형성한다. 여기서, 절연막 스페이서(232)는 후속공정에서 오믹층(206') 및 장벽층(208')이 산화되어 커패시턴스 특성이 저하되는 것을 막기 위해서 형성한다.Referring to FIG. 16, an insulating layer spacer 232 is formed to completely cover both sidewalls of the barrier layer 208 ′ and the ohmic layer 206 ′ by performing reactive ion etching (RIE) on the spacer forming insulating layer 230. To form. Here, the insulating film spacer 232 is formed in order to prevent the ohmic layer 206 'and the barrier layer 208' from being oxidized and deteriorating capacitance characteristics in a subsequent step.
도 17을 참조하면, 상기 절연막 스페이서(232)가 형성된 결과물 상에 제2 금속층(210)과 동일한 재질을 사용한 금속층(218)을 일정한 두께로 적층한다.Referring to FIG. 17, a metal layer 218 using the same material as that of the second metal layer 210 is stacked on a resultant on which the insulating film spacer 232 is formed.
도 18을 참조하면, 상기 금속층(218)에 건식식각에 의한 이방성 식각을 진행하여 제1 금속층(210')과 제2 금속층(212')의 양측벽에 금속 스페이서(218')를 형성한다. 따라서 상기 금속 스페이서(218')는 절연막 스페이서(232)의 상부에 있게 되고, 제1 금속층(210')의 외부를 감싸는 형태로 형성되어 커패시터 하부전극의 표면에서 발생하는 누설전류를 억제하는 기능을 수행하게 된다.Referring to FIG. 18, anisotropic etching of the metal layer 218 by dry etching is performed to form metal spacers 218 ′ on both sidewalls of the first metal layer 210 ′ and the second metal layer 212 ′. Therefore, the metal spacer 218 ′ is formed on the insulating film spacer 232 and is formed to surround the outside of the first metal layer 210 ′ to suppress leakage current generated from the surface of the capacitor lower electrode. Will be performed.
도 19를 참조하면, 상기 금속 스페이서(218')가 형성된 결과물에 고유전체막(220)과 상부전극(222) 형성을 위한 도전막을 적층하고 패터닝하여 본 발명의 제2 실시예에 의한 반도체 장치의 커패시터 형성 공정을 완료한다.Referring to FIG. 19, the semiconductor device according to the second embodiment of the present invention is formed by stacking and patterning a high-k dielectric film 220 and a conductive film for forming the upper electrode 222 on a resultant in which the metal spacer 218 ′ is formed. Complete the capacitor formation process.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above-described embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit to which the present invention belongs.
따라서, 상술한 본 발명에 따르면, 커패시터의 하부전극이 식각과정에서 침식(erosion)되어서 완만한 경사도로 식각되는 문제점을 개선하고, 커패시터 하부전극의 높이를 높여서 전극의 단면적을 증가시킴으로써 커패시턴스를 효율적으로 증대시킬 수 있다.Therefore, according to the present invention described above, the lower electrode of the capacitor is eroded during the etching process (erosion) to improve the problem of etching with a gentle gradient, and by raising the height of the capacitor lower electrode to increase the cross-sectional area of the electrode efficiently the capacitance You can increase it.
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