KR100555445B1 - Storage electrode of ferroelectric capacitor & method of capacitor manufacturing thereof - Google Patents

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KR100555445B1
KR100555445B1 KR19970038706A KR19970038706A KR100555445B1 KR 100555445 B1 KR100555445 B1 KR 100555445B1 KR 19970038706 A KR19970038706 A KR 19970038706A KR 19970038706 A KR19970038706 A KR 19970038706A KR 100555445 B1 KR100555445 B1 KR 100555445B1
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한재현
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삼성전자주식회사
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Abstract

고유전율 재료를 유전체막으로 채용한 커패시터 전극 및 그 전극을 사용한 커패시터의 제조방법에 관하여 개시한다. It discloses with respect to the production method of the capacitor with the capacitor electrode and the electrode employing a high-permittivity material as the dielectric film. 본 발명에 의한 반도체 장치의 커패시터 전극 및 이를 이용한 커패시터의 제조방법은 에칭이 잘되어 스택형으로 형성하기에 용이한 물질, 예컨대 Ru, RuO2, Ti, TiN 및 이를 조합한 금속 중에 하나를 선택하여 형성된 제1 금속층과, 에칭이 잘되지 않지만 산화가 잘되지 않아 누설전류 특성이 우수한 물질, 예컨대 Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 형성한 제2 금속층(112', 212')을 포함하여 하부전극을 형성하는 것을 특징으로 한다. Method of manufacturing a capacitor electrode and a capacitor using the same of the semiconductor device according to the present invention are well-etching easy material to form a stack-type, for example formed by selecting one of Ru, RuO2, Ti, TiN, and a combination of this metal Article comprising a first metal layer and the etching is not good excellent leakage current characteristics does not go well the oxide material, such as Pt, Ir and second metal layers (112 ', 212') is formed by using one metal selected from among IrO2 and it characterized by forming the lower electrode. 따라서, 하부전극을 형성시에 식각 경사도가 발생하여 커패시터 하부전극의 단면적이 줄어드는 것을 방지하고, 커패시터 높이를 높게 형성할 수 있어서 고유전율 재료를 사용하는 반도체 장치의 커패시터에서 커패시턴스를 높일 수 있다. Therefore, the etching slope appearing in the lower electrode is formed to prevent the reduced cross sectional area of ​​the capacitor lower electrode, it is possible to increase the capacitance in the capacitor of the semiconductor device can be formed in the high height capacitor using a high dielectric constant material.

Description

고유전체막을 갖는 반도체 장치의 커패시터 전극 및 커패시터 형성방법{Storage electrode of ferroelectric capacitor & method of capacitor manufacturing thereof} Specific capacitor electrode and a capacitor forming a semiconductor device having the entire film {Storage electrode of ferroelectric capacitor & method of capacitor manufacturing thereof}

본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 고유전율 재료를 유전체막으로 채용한 커패시터 전극 및 그 전극을 사용한 커패시터 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a capacitor manufacturing method using a capacitor electrode and the electrode employing a high-permittivity material as the dielectric film.

반도체 메모리 소자가 점차 고집적화 됨에 따라 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서는 높은 커패시턴스를 보유하면서, 적은 면적 내에 형성될 수 있는 커패시터에 대한 필요성이 증대되고 있다. As a semiconductor memory device progressively highly integrated dynamic random access memory: in the semiconductor memory element, such as (DRAM Dynamic Random Access Memory) while keeping the high capacitance, there is a growing need for a capacitor that can be formed in a small area. 이러한 필요를 충족하기 위하여 트랜치(trench)나 실린더(Cylinder)형과 같은 복잡한 공정단계를 갖는 커패시터들이 등장하였다. Are capacitors with the complex process steps, such as a trench (trench) or the cylinder (Cylinder) type have emerged to meet this need. 그러나 상술한 트랜치형이나 실린더형의 커패시터는 고집적화 된 반도체 메모리 소자에서 필요로 하는 높은 커패시턴스와 고집적화를 실현하는데 한계를 보이고 있는 실정이다. However, the above-mentioned trench-type capacitor or the cylindrical situation is that to realize a high capacitance and high integration required by a highly integrated semiconductor memory device showing a limit.

최근에는 이러한 문제점을 보완하기 위하여 기존의 유전체보다 수백배 이상 높은 유전율(dielectric constant)을 갖는 BST(Barium strontium Titanate), PZT 및 Ta 2 O 5 와 같은 고유전율 물질을 커패시터의 유전체로 이용하여 스택(stack)형으로 커패시터를 형성하는 방법이 일반화되고 있다. Recently, by using a high dielectric constant material such as BST (Barium strontium Titanate), PZT, and Ta 2 O 5 having a number more than the high dielectric constant (dielectric constant) hundreds of times than the conventional dielectric in order to make up for these problems of a dielectric of the capacitor stack ( a method of forming a capacitor as a stack) type has been common. 이러한 고유전율 물질을 사용하여 커패시터를 형성할 경우, 커패시터의 상부 및 하부전극으로 사용할 수 있는 도전물질로는 루테늄(Ru), 이산화 루테늄(RuO 2 ) 및 백금(Pt)이 있다. The case of forming a capacitor using such a high dielectric material, a conductive material which can be used as the upper and lower electrodes of the capacitor has a ruthenium (Ru), ruthenium dioxide (RuO 2), and platinum (Pt). 여기서, 상기 루테늄(Ru) 및 이산화 루테늄(RuO 2 )은 식각이 백금막에 비하여 용이하지만, 누설전류 특성이 백금의 10∼100배에 이르는 문제점이 있다. Here, the ruthenium (Ru) and ruthenium dioxide (RuO 2) is etched is easy as compared to a platinum film, but the leakage current characteristics, there is a problem up to 10 to 100 times that of platinum.

한편, 백금막은 BST 유전체막을 고온 처리하는 과정에서 발생하는 유전체 전극 표면의 산화반응에 대하여 반응을 일으키지 않는 안정된 물질이며, 전기 전도도가 뛰어난 물질인 동시에, 공정 중에 백금막의 표면에서 산화반응을 일으키지 않기 때문에 다른 종류의 도전막과 비교하여 커패시터의 유전체 전극에서 발생하는 누설전류(leakage current)가 작은 특성을 지니고 있다. On the other hand, the platinum film and the BST dielectric film that does not cause a reaction for the oxidation of the dielectric electrode surface which occurs in the course of high-temperature treatment stable material, because the electrical conductivity does not cause the oxidation reaction at the platinum film surface during the same time, process excellent material a leakage current generated in the dielectric electrode of the capacitor in comparison with other kinds of conductive films (leakage current) has tiny characteristics. 그러나, 백금을 이용하여 커패시터의 상부 및 하부전극을 형성하고자 하는 경우, 건식식각을 이용한 패터닝이 매우 어려운 단점이 있다. However, when using the platinum to form the upper and lower electrodes of the capacitor, there is a patterning using a dry etching process very difficult. 이는 백금이 비반응성 금속이므로 다른 화학물질과 반응하기가 어렵기 때문이다. This is because platinum is difficult to because the non-reactive metal and other chemical reactions. 일반적으로 이온 스퍼터링을 이용하여 백금막을 식각하는데, 이때 식각잔류물(etching residue)이 발생하는 문제점과, 이로 인한 백금막의 식각 경사도(etching slope)가 완만해져서 백금(pt)으로 형성하는 하부전극이 높은 경우, 브릿지(bridge)를 유발하여 패터닝이 어려운 문제점이 발생한다. In general, to platinum etching film by ion sputtering, wherein the etching residue (etching residue) are caused problems and, resulting in the platinum film etching slope (etching slope) is moderated haejyeoseo platinum (pt) high bottom electrode formed of a for If, induced by a bridge (bridge) occurs is difficult to patterning problems.

이와 같이 백금막을 커패시터의 하부전극으로 사용한 선행기술이 미합중국 특허 제 5,489,548호(Title: Method of forming high-dielectric constant material electrodes comprising side wall spacers, Date of Patent: Feb.6, 1996)로 Texas Instruments사에 의해 특허등록이 된 바 있다. The Texas Instruments company in (Feb.6, 1996 Title:: Method of forming high-dielectric constant material electrodes comprising side wall spacers, Date of Patent) Thus, the prior art platinum film used as the lower electrode of the capacitor U.S. Patent No. 5,489,548 It has been patented by the bar.

도 1은 종래 기술에 의한 고유전율 재료를 사용하여 반도체 장치의 커패시터 전극을 형성하였을 때의 단면도이다. 1 is a cross-sectional view when using a high dielectric constant material according to the prior art hayeoteul form the capacitor electrodes of the semiconductor device.

도 1을 참조하면, 반도체 기판(30)에 절연막(32)을 개재하고 패터닝을 진행하여 커패시터 형성을 위한 콘택홀을 형성한다. 1, via the insulating film 32 on the semiconductor substrate 30 and proceeds to patterning to form a contact hole for capacitor formation. 상기 콘택홀을 불순물이 도핑된 폴리실리콘으로 구성된 플러그(34)로 완전히 매립한다. Completely filled with a plug 34 consisting of the contact hole with doped polysilicon impurity. 이어서, 상기 플러그(34)와 연결된 TiN으로 이루어진 장벽층(36), 백금을 포함하는 하부전극(42) 및 BST와 같은 고유전체막(44) 및 상부전극을 형성하여 고유전율 재료를 사용하는 커패시터의 형성을 완료한다. Then, the capacitor to form the plug 34 and the high-dielectric film 44 and the upper electrode as the lower electrode 42 and BST, including a barrier layer 36, the platinum consisting of TiN coupled using a high-k material the forming is completed. 여기서, 참조부호 40은 상기 장벽층(36)에 산화가 진행되어 커패시터의 특성을 저하시키는 것을 방지할 목적으로 구성한 산화막으로 이루어진 절연막 스페이서를 말한다. Here, reference numeral 40 refers to an insulating spacer made of an oxide film is configured for the purpose of preventing the oxidation proceeds to the barrier layer 36 to lower the characteristics of the capacitor.

그러나, 상술한 종래 기술에 있어서의 문제점은, ① 하부전극(42)으로 사용되는 백금막의 식각시에 백금막의 상부 모서리가 침식(Erosion)되어 경사(Slope)를 갖는다. However, a problem in the above-mentioned prior art is, ① when the platinum film is etched is used as the lower electrode 42 is platinum film upper edge is eroded (Erosion) has a slope (Slope). 따라서 경사되게 식각된 하부전극(42)은 커패시터 전극의 표면적을 줄어들게 하여 커패시턴스 특성을 떨어뜨리고, ② 하부전극의 높이를 높여 커패시턴스를 높이는데 커다란 제약조건으로 작용하는 문제점이 있다. Therefore, the inclination causes the etching the lower electrode 42 has a problem that acts in the major constraint to drop a capacitance property to reduce the surface area of ​​the capacitor electrode, ② increasing the height of the lower electrode to increase the capacitance.

본 발명이 이루고자 하는 기술적 과제는 커패시터 전극을 백금 및 루테늄을 포함하는 2개의 금속층으로 형성하여 식각을 용이하게 하고, 식각경사도를 개선하여 전극의 단면적을 늘리고, 하부전극의 높이를 보다 높게 형성할 수 있는 고유전율 재료를 사용하는 반도체 장치의 커패시터 전극을 제공하는데 있다. The present invention may be formed by forming the capacitor electrodes of two metal including platinum and ruthenium, which facilitates the etching, to improve the etching slope to increase the cross-sectional area of ​​the electrode, above the height of the lower electrode that is to provide a capacitor electrode of a semiconductor device using a high dielectric constant material.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터 전극을 사용한 반도체 장치의 커패시터 형성방법을 제공하는데 있다. The present invention also provides a capacitor formed in a semiconductor device using the capacitor electrode.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 고유전율 재료를 유전체막으로 사용하는 반도체 장치의 커패시터 전극에 있어서, 상기 커패시터 하부 전극은 에칭이 잘되어 스택형(stack type)으로 만들 수 있는 제1 금속층과, 에칭이 잘되지 않지만 누설전류 특성이 우수한 제2 금속층을 포함하여 구성되는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 전극을 제공한다. The present invention to an aspect of the is characterized in that the capacitor electrode of the semiconductor device using a high dielectric constant material with a dielectric film, the capacitor lower electrode is well etching stacked (stack type) in the first to make provides a capacitor electrode of a semiconductor device using a high dielectric constant material, it characterized in that the metal layer is not good and the etching comprises a second metal layer having excellent leakage current characteristics.

본 발명의 바람직한 실시예에 의하면, 상기 제1 금속층은 Ru, RuO2, Ti, TiN 및 이를 조합한 금속 중에 선택된 하나의 물질로 형성된 것이 적합하고, 상기 제2 금속층은 Pt, Ir 및 IrO2 중에서 선택된 하나의 물질을 사용하여 형성된 것이 적합하다. According to a preferred aspect of the present invention, the first metal layer is Ru, RuO2, Ti, TiN, and suitably it is formed of one material selected in a combination of metal and the second metal layer is one selected from Pt, Ir and IrO2 is formed using a material is suitable. 또한, 상기 제1 금속층은 제2 금속층의 하부에 위치하며, 전극의 크기를 높여서 커패시턴스를 개선하기 위하여 제2 금속층에 비하여 두께를 두껍게 형성하는 바람직하다. In addition, the first metal layer is desirable to form a thicker thickness than the second metal layer to improve capacitance by increasing the size of the positions, and electrode below the second metal layer.

상기의 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 실시예를 통하여, 커패시터 형성용 콘택홀이 형성된 반도체 기판에 플러그를 형성하는 제1 단계와, 상기 플러그 상에 오믹층(Ohmic layer)과 장벽층(barrier layer)을 적층하고 평탄화하는 제2 단계와, 상기 평탄화된 반도체 기판의 전면에 커패시터 전극용 제1 금속층 및 제2 전극용 금속층을 순차적으로 적층하는 제3 단계와, 상기 결과물 위에 마스크층을 형성하는 제4 단계와, 상기 마스크층을 사용하여 제1 및 제2 금속층을 패터닝하는 제5 단계와, 상기 마스크층을 제거하고 상기 제1 및 제2 금속층의 양측벽에 금속 스페이서를 형성하는 제6 단계와, 상기 금속층 스페이서가 형성된 결과물 상에 고유전체막 및 상부전극을 적층하는 제7 단계와, 상기 고유전체막 및 상부전극을 패터닝하여 커패시터를 In order to achieve another aspect of the present invention is a first embodiment the through, and a first step of forming a plug on the semiconductor substrate is a contact hole for capacitor formation formed, the ohmic layer (Ohmic layer) and on the plug a second step of depositing a barrier layer (barrier layer), and flattening, and a third step of stacking a first metal layer and the metal layer for the second electrode for the capacitor electrodes on the front of the flattening a semiconductor substrate, the mask on the resultant and a fourth step of forming a layer, and a fifth step of patterning the first and the second metal layer by using the mask layer, removing the mask layer to form a metal spacer on both side walls of the first and second metal layers and a sixth step, a seventh step of the metal spacer is unique laminating entire film and an upper electrode formed on the output, the capacitor is patterned to the high-dielectric film and an upper electrode 성하는 제8 단계를 포함하는 것을 특징으로 하는 고유전체 재료를 사용하는 반도체 장치의 커패시터 형성방법을 제공한다. Provides a capacitor formed in a semiconductor device using a high-dielectric material, it characterized in that it comprises an eighth step of sex.

본 발명의 바람직한 실시예에 의하면, 상기 제1 단계의 플러그는 콘택홀을 완전히 매립하지 않도록 형성하고, 제2 단계의 평탄화는 콘택홀이 형성된 절연막과 동일한 높이를 갖도록 평탄화를 진행하는 것이 적합하다. According to a preferred aspect of the present invention, the plug of the first step is flattening the formation, and second step so as not to completely fill the contact hole, it is appropriate to proceed with the planarized to have the same height as the insulating film, a contact hole is formed.

또한, 상기 제1 금속층은 Ru, RuO2, Ti, TiN 및 이를 조합한 금속 중에 하나를 선택하여 형성하고, 상기 제2 금속층은 Pt, Ir 및 IrO2 중에서 하나의 금속을 사용하여 형성하고, 상기 제1 금속층은 하부전극의 면적을 늘릴 수 있도록 제2 금속층에 비하여 두께를 두껍게 형성하는 바람직하다. In addition, the first metal layer is Ru, RuO2, Ti, TiN, and are formed by this selected one of a combination of metal, the second metal layer is formed using one metal among Pt, Ir and IrO2, and the first the metal layer is desirable to form a thicker thickness than the second metal layer to increase the area of ​​the lower electrode.

바람직하게는, 상기 제6 단계의 금속 스페이서는 제2 금속층과 같은 막질인 Pt, Ir 및 IrO2 중에서 하나의 금속을 사용하여 형성하고, 상기 제7 단계의 고유전체막은 BST, PZT 및 Ta2O5 중에서 선택된 하나의 물질을 사용하여 형성하는 적합하다. Preferably, the metal spacer of the sixth step is one claim selected from film quality of Pt, Ir, and the seventh dielectric film BST, PZT, and Ta2O5 in step formed of a single metal, and from among IrO2, such as second metal layer of suitable formed using the material.

상기의 다른 기술적 과제를 달성하기 위하여, 본 발명은 제2 실시예를 통하여, 커패시터 형성용 콘택홀이 형성된 반도체 기판에 플러그를 형성하는 제1 단계와, 상기 플러그가 형성된 반도체 기판의 전면에 오믹층(Ohmic layer)과 장벽층(barrier layer)을 순차적으로 적층하는 제2 단계와, 상기 장벽층 위에 커패시터 전극용 제1 금속층 및 제2 금속층을 순차적으로 적층하는 제3 단계와, 상기 제2 금속층 위에 마스크층을 형성하여 하부의 제2 금속층, 제1 금속층, 장벽층 및 오믹층을 패터닝하여 하부전극을 형성하는 제4 단계와, 상기 장벽층 및 오믹층의 양측벽에 절연막 스페이서를 형성하는 제5 단계와, 상기 제1 금속층 및 제2 금속층의 양측벽에 금속 스페이서를 형성하는 제6 단계와, 상기 금속 스페이서가 형성된 결과물 상에 고유전체막 및 상부전극을 적층 In order to achieve another aspect of the present invention is a second embodiment the via, ohmic layer on the entire surface of the semiconductor substrate and the first step of forming a plug on the semiconductor substrate is a contact hole for capacitor formation is formed, is the plug formed a second step of laminating (Ohmic layer) and a barrier layer (barrier layer) in sequence, and a third step of stacking a first metal layer and second metal layer for a capacitor electrode on the barrier layer over the second metal layer forming a mask layer on the lower second metal layer, the first metal layer, and a fourth step of forming a lower electrode by patterning the barrier layer and the ohmic layer, the fifth forming an insulating spacer on side walls of the barrier layer and the ohmic layer steps and, the first metal layer and the sixth step, and the metallic spacer is formed in the resultant dielectric film and an upper electrode laminated to form the metal spacer to the side walls of the second metal layer 는 제7 단계와, 상기 고유전체막 및 상부전극을 패터닝하여 커패시터를 형성하는 제8 단계를 포함하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 제공한다. Provides a seventh stage, a capacitor forming a semiconductor device using a high dielectric constant material, comprising an eighth step of forming a capacitor by patterning the high-dielectric film and an upper electrode.

본 발명의 바람직한 실시예에 의하면, 상기 제1 단계의 플러그는 콘택홀을 완전히 매립하도록 형성하고, 상기 제3 단계의 제1 금속층은 Ru, RuO2, Ti, TiN 및 이를 조합한 금속 중에 하나를 선택하여 형성하고, 상기 제2 금속층은 Pt, Ir 및 IrO2 중에서 하나의 금속을 사용하여 형성하고, 상기 제1 금속층은 제2 금속층에 비하여 두께를 두껍게 형성하는 바람직하다. According to a preferred aspect of the present invention, the plug of the first stage is formed so as to completely fill the contact hole, and a first metal layer of the third step is selecting one of Ru, RuO2, Ti, TiN, and a combination of this metal to form, and the second metal layer, and formed of a one metal among Pt, Ir and IrO2 the first metal layer is desirable to form a thicker thickness than the second metal.

또한, 상기 제5 단계의 절연막 스페이서는 SOG 또는 TEOS를 사용하여 형성하고, 제6 단계의 금속 스페이서는 제2 금속층과 같은 막질인 Pt, Ir 및 IrO2 중에서 하나의 금속을 사용하여 형성하고, 상기 제7 단계의 고유전체막은 BST, PZT 및 Ta2O5 중에서 선택된 하나의 물질을 사용하여 형성하는 적합하다. In addition, the insulating spacer of the fifth step is a metal spacer in step Claim formed using a SOG or TEOS, and 6 is formed by using one metal from the Pt, Ir and IrO2 film quality, such as the second metal layer, wherein of step 7 it is suitable for forming by using a material selected from the high-dielectric film BST, PZT, and Ta2O5.

본 발명에 따르면, 하부전극을 형성시에 식각경사도가 발생하여 커패시터 하부전극의 단면적이 줄어드는 것을 방지하고, 커패시터의 높이를 높게 형성할 수 있어서 고유전율 재료를 사용하는 반도체 장치의 커패시터에서 커패시턴스를 높일 수 있다. According to the invention, the etching slope appearing in the lower electrode is formed to prevent the reduced cross sectional area of ​​the capacitor lower electrode, it is possible to form increased the height of the capacitors to increase the capacitance in the capacitor of the semiconductor device using the high-k material can.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention;

먼저, 도 10 및 도 19를 참조하여 본 발명에 따른 고유전율 재료를 사용하는 반도체 장치의 커패시터 전극의 구조 및 특징에 대하여 설명한다. First, with reference to FIGS. 10 and 19 described with respect to the structure and characteristics of the capacitor electrode of the semiconductor device using a high dielectric constant material according to the present invention.

도 10 및 도 19를 참조하면, 본 발명에 따른 반도체 장치의 커패시터 하부전극의 구조는 ① 에칭이 잘되어 스택형으로 형성하기에 용이한 물질, 예컨대 Ru, RuO2, Ti, TiN 및 이를 조합한 금속 중에 하나를 선택하여 형성된 제1 금속층(110', 210')과, ② 에칭이 잘되지 않지만 누설전류 특성이 우수한 물질, 예컨대 Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 형성한 제2 금속층(112', 212')을 포함하여 구성된다. When Figs. 10 and 19, the structure of the capacitor lower electrode of a semiconductor device according to the present invention, ① etching is well-easy material to form a stacked, for example, Ru, RuO2, Ti, TiN, and a combination of this metal a first metal layer (110 ', 210') and, ② etching is not good excellent leakage current characteristic material, such as a second metal layer is formed using one metal selected from Pt, Ir and IrO2 are formed by selecting one of the It is configured to include the (112 ', 212'). 이러한 제1 금속층(110', 210')은 제2 금속층(112', 212')의 하부에 구성되며, 제2 금속층(112', 212')보다 두께가 두껍게 형성된다. The first metal layer (110 ', 210') of the second consists of the lower portion of the metal layer (112 ', 212'), a thickness less than the second metal layer (112 ', 212') is formed to be thicker.

따라서, 제1 금속층(110', 210')과 제2 금속층(112', 212')의 복합막으로 구성된 커패시터 하부전극의 식각시, 하부전극 표면에서는 제2 금속층(112', 212')에 의하여 누설전류 특성을 개선하면서, 하부전극의 대부분을 구성하는 제1 금속층(110', 210')이 식각이 용이하도록 구성하여, 식각시에 식각 경사도(etching slope) 문제나 이로 인해 하부전극을 높게 형성할 수 없어 단면적을 늘리는데 제한을 받는 문제를 개선할 수 있다. A Thus, the first metal layer (110 ', 210' and the second metal layer 112 ', 212') in etching when the lower electrode surface of the capacitor lower electrode composed of a composite film a second metal layer (112 ', 212') of the while improving the leakage current characteristic by, by configuring the first metal layer (110 ', 210') constituting the majority of the lower electrode is to be etched is easy, the etching slope at the time of etching (etching slope) issues and which because of increasing the lower electrode it can not be formed can improve the problem restricted neulrineunde the cross-sectional area.

이어서, 도 2 및 도 19를 참조하여 상기 고유전율 재료를 갖는 커패시터 전극을 사용하는 반도체 장치의 커패시터 형성방법을 설명한다. Next, Fig. 2 and will be described with reference to Figure 19 the capacitor forming a semiconductor device using a capacitor electrode having a high dielectric constant material.

제1 실시예 First Embodiment

도 2내지 도 10은 본 발명의 제1 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다. 2 to 10 are a sectional view to describe the capacitor forming a semiconductor device using a high dielectric constant material according to the first embodiment of the present invention.

도 2를 참조하면, 트랜지스터 및 비트라인(bit line)과 같은 하부구조가 형성된 반도체 기판(100)에 커패시터 형성을 위한 층간절연막(102)을 형성한다. Referring to Figure 2, a transistor and a bit line (bit line), the semiconductor substrate 100 underlying the structure is formed as an interlayer insulating film 102 for capacitor formation. 상기 층간절연막(102)에 포토레지스트를 코팅하고 사진 및 식각공정을 진행하여 트랜지스터의 소오스 영역을 노출하는 매몰 콘택홀(buried contact hole)을 형성한다. Coating a photoresist on the interlayer insulating layer 102 to form a buried contact hole (buried contact hole) to expose the source region of the transistor proceeds photo and etch process. 이어서, 상기 매몰 콘택홀을 매립하는 플러그(plug, 104))를 불순물이 도핑된 폴리실리콘(doped poly silicon)을 사용하여 형성한다. Then, formed of a plug (plug, 104)) is doped polysilicon (doped poly silicon) an impurity for embedding the buried contact hole. 이때, 플러그(104)가 매몰 콘택홀을 완전히 매립하지 않도록 형성하는 것이 적합하다. In this case, it is preferable to form so as not to completely fill the contact hole is buried plug 104.

도 3을 참조하면, 상기 플러그(104)가 형성된 반도체 기판에 콘택저항을 낮추는 역할을 하는 오믹층(Ohmic layer, 106)과 하부 플러그(104)로부터 불순물의 확산(diffusion)을 방지하기 위한 장벽층(barrier layer, 108)을 Ti 및 TiN을 사용하여 적층한다. 3, the ohmic layer (Ohmic layer, 106) and a barrier layer for preventing diffusion (diffusion) of impurities from the bottom plug 104, which serves to lower the contact resistance to the semiconductor substrate on which the plug 104 is formed a (barrier layer, 108) is laminated by using Ti and TiN. 이때, 상기 폴리실리콘으로 구성된 플러그(104)와 Ti로 구성된 오믹층(106)의 계면에서는 Ti와 Si가 반응하여 TiSix를 생성하여 매몰 콘택홀 내부의 도전특성을 향상시킨다. At this time, the interface between the plug 104 and the ohmic layer 106 consisting of Ti comprised of the polysilicon to produce a TiSix react the Ti and Si to improve the conductive properties of the buried inside the contact holes. 계속해서, 상기 오믹층(106)과 장벽층(108)이 적층된 반도체 기판에 에치백(etch back) 또는 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 상기 층간절연막(102)의 표면이 드러날 때까지 진행하여 전체적인 평탄화를 달성한다. Revealed that the surface of: (Chemical Mechanical Polishing CMP) wherein the step interlayer insulating film 102. Then, the ohmic layer 106 and the barrier layer 108 is etched back (etch back), or chemical-mechanical polishing on a semiconductor stacked substrate to proceed until achieving the overall flattening.

도 4를 참조하면, 상기 평탄화가 달성된 반도체 기판에 Ru, RuO2, Ti, TiN 및 이를 조합한 금속 중에 선택된 하나로 제1 금속층(110)을 적층하고, Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 제2 금속층(112)을 MOCVD(Metal Organic CVD) 또는 스퍼터링(sputtering) 방식으로 형성한다. 4, the one metal selected from Ru, RuO2, Ti, TiN, and one selected the combining this metal and laminating a first metal layer (110), Pt, Ir and IrO2 to a semiconductor substrate on which the planarization achieved used to form the second metal layer 112 by MOCVD (metal Organic CVD), or sputtering (sputtering) method. 이때, 상기 제2 금속층(112)은 에칭이 용이하도록 상기 제1 금속층(110)에 비하여 두께를 얇게 형성한다. At this time, the second metal layer 112 to form a reduced thickness compared to the first metal layer 110 to facilitate etching.

도 5를 참조하면, 상기 제2 금속층(112)의 상부에 마스크 형성을 위한 산화막과 같은 마스크층(114)을 적층하고, 상기 마스크층(114) 위에 포토레지스트막을 도포하고 노광 및 현상공정을 통하여 포토레지스트 패턴(116)을 형성한다. 5, wherein the laminating the mask layer 114 such as oxide film for forming a mask on top of the second metal layer 112, and coating photoresist film on the mask layer 114 and through the exposure and development process, to form the photoresist pattern 116.

도 6을 참조하면, 상기 포토레지스트 패턴(116)을 마스크로 하부의 산화막으로 구성된 마스크층(114)을 패터닝하여 마스크 패턴(114')을 형성한다. 6, by patterning the mask layer 114 composed of the photoresist pattern 116 as a lower oxide film as a mask to form a mask pattern 114 '. 이어서, 에싱(ashing) 공정의 수행하여 상기 포토레지스트 패턴(116)을 제거한다. Then, by performing the ashing (ashing) process to remove the photoresist pattern (116). 통상, 백금과 같은 제2 금속층을 식각하기 위하여 산화막과 별도의 다른 막을 혼합한 마스크층을 사용하지만, 본 발명에서는 제2 금속층(112)의 두께를 상대적으로 얇기 때문에 별도의 마스크층을 필요로 하지 않는다. In general, in order to etch the second metal layer, such as platinum using a mask layer mixed oxide film and another, separate film, but the present invention without the need for a mask layer so thin the thickness of the second metal layer 112 in a relatively no.

도 7을 참조하면, 상기 산화막으로 구성된 마스크 패턴(114')을 식각마스크로 건식식각을 진행하여 하부의 백금과 같은 제2 금속층(112) 및 루테늄과 같은 제1 금속층(110)을 식각한다. 7, to etch the first metal layer 110, such as the process proceeds the dry-etching the mask pattern (114 ') consisting of the oxide film as an etching mask with the second metal layer 112, and ruthenium, such as the lower platinum. 이때, 제2 금속층(112)은 상대적으로 얇은 두께를 갖기 때문에, 경사지게 식각되어 제2 금속층(112)의 모서리에서 침식(erosion)이 발생하더라도 큰 문제가 되지 않는다. At this time, the second metal layer 112 due to the relatively thin to have a thickness, are inclined, even if the etching erosion (erosion) occurs in the corner of the second metal layer 112 is not a problem. 또한, 하부의 루테늄과 같이 두껍게 형성된 제1 금속층(110)은 비교적 직각에 가깝게 원하는 각도로 식각이 된다. In addition, the first metal layer 110 is formed thicker as shown in the lower part of the ruthenium is etched to the desired angle relatively close to the right angle. 그러므로 전체적인 하부전극의 형상은 무리한 변형없이 형성할 수 있다. Therefore, the overall shape of the lower electrode can be formed without undue strain.

도 8을 참조하면, 상기 산화막으로 구성된 마스크 패턴(114')을 제거하고, 반도체 기판 전체에 일정한 두께를 갖는 Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 스페이서 형성용 금속층(118)을 적층한다. 8, the removal of the mask pattern (114 ') consisting of the oxide film, and laminating a spacer metal layer 118 for forming by using a metal selected from the group consisting of Pt, Ir and IrO2 having a uniform thickness on the entire semiconductor substrate, do.

도 9를 참조하면, 상기 금속층(118)을 에치백하여 상기 제1 금속층(110') 및 제2 금속층(112')의 양측벽에 금속 스페이서(118')를 형성한다. Referring to Figure 9, to form a metal spacer 118 'on the side walls of the first metal layer 110' and the second metal layer 112 'by etching back the metal layer 118. 상기 에치백(etch back) 공정은 반응성 이온 식각(RIE)과 같은 건식식각을 통하여 상기 금속층(118)을 이방성으로 식각함으로써 달성할 수 있다. Etch back (etch back) to the process can be achieved by etching the metal layer 118 is anisotropically dry-etched through the etching, such as reactive ion (RIE). 여기서, 제1 금속층(110')의 외부를 감싸도록 형성된 Pt, Ir 및 IrO2 중에서 선택된 하나의 물질로 구성한 제2 금속층(112') 및 금속 스페이서(118')는 하부전극의 표면에서 누설전류(leakage current)가 발생하는 것을 억제하는 기능을 한다. Here, the "second metal layer constituted by one substance selected from the group consisting of Pt, Ir and IrO2 are formed to surround the outside of the (112 1, metal layer 110 ') and a metal spacer (118') is the leakage current at the surface of the lower electrode ( and a function to suppress that the leakage current) occurs.

도 10을 참조하면, 상기 결과물 상에 BST, PZT 및 Ta2O5 중에서 선택된 하나의 물질을 사용하여 고유전체막(120)을 형성하고, 상기 고유전체막(120)의 상부전극(122) 형성을 위한 도전층을 형성하고 패터닝을 수행하여 본 발명의 일 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성공정을 완료한다. 10, the challenge for the upper electrode 122 is formed in forming the high-dielectric film 120 using a single material selected from the group consisting of BST, PZT and Ta2O5 on the results, and the high-dielectric film 120 to form a layer and completing the capacitor formation process of a semiconductor device using a high dielectric constant material according to one embodiment of the present invention by performing patterning.

제2 실시예 Second Embodiment

도 11내지 도 19는 본 발명의 제2 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다. 11 to 19 are a sectional view for explaining a capacitor forming a semiconductor device using a high dielectric constant material according to the second embodiment of the present invention. 여기서, 각 부재의 구성 및 형성방법이 제1 실시예와 중복되는 경우에는 자세한 설명을 생략하고, 모든 참조부호는 제1 실시예와 대응되도록 구성하였다. Here, when the configuration and method of forming of structural members is the same as the first embodiment are omitted, and the detailed description, and configured such that all reference numerals corresponding to those of the first embodiment.

도 11을 참조하면, 반도체 기판(200)에 층간절연막(202)을 형성하고, 상기 층간절연막을 패터닝하여 매몰 콘택홀을 형성한다. 11, an interlayer insulating film 202 on the semiconductor substrate 200, thereby forming a buried contact hole by patterning the interlayer insulating film. 이어서, 상기 매몰 콘택홀을 완전히 매립하는 폴리실리콘으로 구성된 플러그(204)를 층간절연막(202)과 같은 높이로 형성한다. Then, to form a plug 204 is configured of a polysilicon to fully embedding the buried contact hole flush with the interlayer insulating film 202. The

도 12를 참조하면, 상기 결과물 상에 오믹층(206) 및 장벽층(208)을 상기 완전히 매립된 플러그(204)와 연결되도록 층간절연막(202) 상에 형성한다. 12, to form the ohmic layer 206 and the barrier layer 208 on the output on the interlayer insulating film 202 to be connected with the fully filled plug 204. 이어서, 제1 금속층(210), 제2 금속층(212) 및 마스크층(214)을 순차적으로 적층한다. Then, the first metal layer 210, second metal layer 212 and mask layer 214 are stacked sequentially.

도 13을 참조하면, 상기 마스크층(214) 위에 포토레지스트 패턴(216)을 노광 및 현상 공정을 통하여 형성한다. 13, is formed through the mask layer 214, exposure and development process, a photoresist pattern 216 on.

도 14를 참조하면, 상기 포토레지스트 패턴(216)으로 마스크층(214)을 패터닝하여 산화막으로 구성된 마스크(214')를 형성한 후, 상기 산화막으로 구성된 마스크(214')를 사용하여 하부의 제2 금속층(212), 제1 금속층(210), 장벽층(208) 및 오믹층(206)을 패터닝하여 하부전극을 형성한다. And Referring to Figure 14, the patterning of the mask layer 214 with the photoresist pattern 216, by "After forming the mask (214 consisting of the oxide mask 214 'consisting of an oxide film using a) the lower the patterning the second metal layer 212, first metal layer 210, barrier layer 208 and the ohmic layer 206 to form the lower electrode.

도 15를 참조하면, 상기 결과물 상에 스페이서 형성을 위한 절연막(230), 예컨대 SOG(Silicon On Glass)나 TEOS와 같이 낮은 온도에서 침적이 가능한 막질을 반도체 기판 전체에 침적(Deposition)한다. 15, is deposited (Deposition), the film quality is possible at a low deposition temperature on the whole semiconductor substrate as the resultant insulating film for the spacer formed on the (230), for example (Silicon On Glass), SOG and TEOS.

도 16을 참조하면, 상기 스페이서 형성용 절연막(230)에 반응성 이온 식각(RIE)을 진행하여 상기 장벽층(208') 및 오믹층(206')의 양측벽을 완전히 덮도록 절연막 스페이서(232)를 형성한다. 16, so that the process proceeds to a reactive ion etching (RIE) the above-mentioned spacer is formed an insulating film 230 completely covers the side walls of the barrier layer (208 ') and the ohmic layer (206'), insulating spacers 232 to form. 여기서, 절연막 스페이서(232)는 후속공정에서 오믹층(206') 및 장벽층(208')이 산화되어 커패시턴스 특성이 저하되는 것을 막기 위해서 형성한다. Here, the insulating spacer 232 is formed to prevent the ohmic layer (206 ') and the barrier layer (208') is oxidized in the subsequent steps is the capacitance characteristic decreases.

도 17을 참조하면, 상기 절연막 스페이서(232)가 형성된 결과물 상에 제2 금속층(210)과 동일한 재질을 사용한 금속층(218)을 일정한 두께로 적층한다. Referring to Figure 17, a laminated metal layer 218 using the same material as the second metal layer 210 on the resulting insulating spacer 232 is formed at a constant thickness.

도 18을 참조하면, 상기 금속층(218)에 건식식각에 의한 이방성 식각을 진행하여 제1 금속층(210')과 제2 금속층(212')의 양측벽에 금속 스페이서(218')를 형성한다. 18, to form a metal spacer (218 ') in the side walls of the first metal layer 210' and the second metal layer 212 'and the metal layer 218 proceeds to the anisotropic etching by the dry etching. 따라서 상기 금속 스페이서(218')는 절연막 스페이서(232)의 상부에 있게 되고, 제1 금속층(210')의 외부를 감싸는 형태로 형성되어 커패시터 하부전극의 표면에서 발생하는 누설전류를 억제하는 기능을 수행하게 된다. Therefore, the function of the metal spacers (218 ') is to be in the upper portion of the insulating spacer 232, a first metal layer (210' is formed in the shape surrounding the outside of a) inhibiting the leak current generated at the surface of the capacitor lower electrode is performed.

도 19를 참조하면, 상기 금속 스페이서(218')가 형성된 결과물에 고유전체막(220)과 상부전극(222) 형성을 위한 도전막을 적층하고 패터닝하여 본 발명의 제2 실시예에 의한 반도체 장치의 커패시터 형성 공정을 완료한다. Referring to Figure 19, the semiconductor device according to a second embodiment of the metal spacer (218 ') are present in the conductive laminated film, and patterning for the high-dielectric film 220 and the upper electrode 222 is formed on the formed resulting invention to complete the capacitor formation process.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다. The present invention is not limited to the embodiments described above, many modifications by those skilled in the art within the spirit belongs to the present invention are possible it will be apparent.

따라서, 상술한 본 발명에 따르면, 커패시터의 하부전극이 식각과정에서 침식(erosion)되어서 완만한 경사도로 식각되는 문제점을 개선하고, 커패시터 하부전극의 높이를 높여서 전극의 단면적을 증가시킴으로써 커패시턴스를 효율적으로 증대시킬 수 있다. Thus, effectively the capacitance by increasing the cross-sectional area of ​​the electrode according to the present invention described above, and to improve the problem of etching in a gentle slope that the lower electrode of the capacitor be eroded (erosion) in the etching process, by increasing the height of the capacitor lower electrode It can be increased.

도 1은 종래 기술에 의한 고유전율 재료를 사용하여 반도체 장치의 커패시터 전극을 형성하였을 때의 단면도이다. 1 is a cross-sectional view when using a high dielectric constant material according to the prior art hayeoteul form the capacitor electrodes of the semiconductor device.

도 2내지 도 10은 본 발명의 제1 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 설명하기 위하여 도시한 단면도이다. 2 to 10 are a sectional view to describe the capacitor forming a semiconductor device using a high dielectric constant material according to the first embodiment of the present invention.

도 11 내지 도 19는 본 발명의 제2 실시예에 의한 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다. 11 to 19 are a sectional view for explaining a capacitor forming a semiconductor device using a high dielectric constant material according to the second embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 * * Description of the Related Art *

100, 200: 반도체 기판, 102, 202: 층간 절연막, 100, 200: semiconductor substrate, 102, 202: interlayer insulating film,

104, 204: 플러그(plug) 106, 206': 오믹층(Ohmic layer), 104, 204: the plug (plug) 106, 206 ': ohmic layer (Ohmic layer),

108, 208': 장벽층(barrier layer), 108, 208 ': the barrier layer (barrier layer),

110;, 210': 제1 금속층, 112', 212': 제2 금속층, 110 ;, 210 ': the first metal layer, 112', 212 ': the second metal layer,

114;, 214': 마스크층, 116, 216: 포토레지스트 패턴, 114 ;, 214 ': the mask layer 116, 216: photoresist pattern,

118', 218': 금속 스페이서, 120, 220: 고유전체막, 118 ', 218': a metal spacer, 120, 220: high-dielectric film,

122, 222: 상부전극, 232: 절연막 스페이서 122, 222: upper electrode, 232: insulating spacer

Claims (18)

  1. 하부전극과, 상기 하부전극 위에 형성된 고유전체막과, 상기 고유전체막 위에 형성된 상부전극을 구비하는 반도체 장치의 커패시터 전극에 있어서, In the lower electrode, and a dielectric film formed on the lower electrode, a capacitor electrode of a semiconductor device provided with an upper electrode formed on said dielectric film,
    상기 하부전극은 에칭이 잘되어 스택형(stack type)으로 만들 수 있는 Ru, RuO 2 , Ti, TiN 및 이를 조합한 금속중에서 선택된 하나로 만들어진 제1 금속층; Wherein the lower electrode is a first metal layer made of one etching is a well-stacked (stack type) that can be created as Ru, RuO 2, Ti, TiN, and selected from the group consisting of a combination of this metal; And
    상기 제1 금속층 위에 형성되고, 상기 제1 금속층보다 두께가 얇고, 에칭이 잘되지 않지만 산화가 잘되지 않아 누설전류 특성이 우수한 Pt, Ir 및 IrO 2 중에서 선택된 하나로 만들어진 제2 금속층을 포함하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 전극. Characterized in that it comprises a second metal layer made of one 1 is formed on the metal layer, has a thickness greater than the first metal layer thin, the etching is not, but the oxidation is well be not selected from the leakage current characteristics superior Pt, Ir and IrO 2 well a capacitor electrode of a semiconductor device using a high dielectric constant material as.
  2. 제1항에 있어서, 상기 고유전체막은 BST, PZT 및 Ta 2 O 5 중에서 선택된 하나의 물질로 구성된 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 전극. The method of claim 1, wherein the capacitor electrode of the semiconductor device using a high dielectric constant material characterized by consisting of the high-dielectric film is a material selected from the group consisting of BST, PZT, and Ta 2 O 5.
  3. 커패시터 형성용 콘택홀이 형성된 반도체 기판에 플러그를 형성하는 제1 단계; A first step of forming a plug on the semiconductor substrate is formed a contact hole for capacitor formation;
    상기 플러그 상에 오믹층(Ohmic layer)과 장벽층(barrier layer)을 적층하고 평탄화하는 제2 단계; A second step of laminating the ohmic layer (Ohmic layer) and a barrier layer (barrier layer) on the plug and flattened;
    상기 평탄화된 반도체 기판의 전면에 커패시터 전극용 제1 금속층 및 제2 전극용 금속층을 순차적으로 적층하는 제3 단계; A third step of laminating the front first metal layer for the capacitor electrode of the flattened semiconductor substrate and the metal layer for the second electrode in sequence;
    상기 결과물 위에 마스크층을 형성하는 제4 단계; A fourth step of forming a mask layer on the resultant;
    상기 마스크층을 사용하여 제1 및 제2 금속층을 패터닝하는 제5 단계; A fifth step of patterning the first and the second metal layer by using the mask layer;
    상기 마스크층을 제거하고 상기 제1 및 제2 금속층의 양측벽에 금속 스페이서를 형성하는 제6 단계; A sixth step of removing the mask layer to form a metal spacer on both side walls of the first and second metal layers;
    상기 금속층 스페이서가 형성된 결과물 상에 고유전체막 및 상부전극을 적층하는 제7 단계; A seventh step of depositing the high-dielectric film and an upper electrode on the metal layer is formed in the spacer results;
    상기 고유전체막 및 상부전극을 패터닝하여 커패시터를 형성하는 제8 단계를 포함하는 것을 특징으로 하는 고유전체 재료를 사용하는 반도체 장치의 커패시터 형성방법. A capacitor forming a semiconductor device using a high-dielectric material, characterized in that it comprises an eighth step of forming a capacitor by patterning the high-dielectric film and an upper electrode.
  4. 제3항에 있어서, 상기 제1 단계의 플러그는 콘택홀을 완전히 매립하지 않도록 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. The method of claim 3, wherein the capacitor forming a semiconductor device using a high dielectric constant material as to form plugs at the first stage so as not to completely fill the contact hole.
  5. 제3항에 있어서, 상기 제2 단계의 평탄화는 콘택홀이 형성된 절연막과 동일한 높이를 갖도록 평탄화를 진행하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. The method of claim 3, wherein the flattening of the second stage is a capacitor formed in a semiconductor device using a high dielectric constant material, characterized in that to proceed with the planarized to have the same height as the insulating film, the contact hole is formed.
  6. 제3항에 있어서, 상기 제3 단계의 제1 금속층은 Ru, RuO2, Ti, TiN 및 이를 조합한 금속중에 선택된 하나의 물질을 사용하여 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. The method of claim 3 wherein the semiconductor device the first metal layer in the third step is to use a high dielectric constant material as to form using a material selected among Ru, RuO2, Ti, TiN, and a combination of this metal how to form the capacitor.
  7. 제3항에 있어서, 상기 제3 단계의 제2 금속층은 Pt, Ir 및 IrO2 중에서 선택된 하나의 물질을 사용하여 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. The method of claim 3, wherein the capacitor forming a semiconductor device using a high dielectric constant material for the second metal layer of the third step is characterized in that it is formed using a single material selected from Pt, Ir and IrO2.
  8. 제3항에 있어서, 상기 제1 금속층은 제2 금속층보다 두껍게 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. 4. The method of claim 3 wherein the first metal layer capacitor forming a semiconductor device using a high dielectric constant material as to form thicker than the second metal.
  9. 제3항에 있어서, 상기 제6 단계의 금속 스페이서는 Pt, Ir 및 IrO2 중에서 선택된 하나의 물질을 사용하여 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. The method of claim 3, wherein the metal spacer of the sixth stage is a capacitor formed in a semiconductor device using a high dielectric constant material as to form using a single material selected from Pt, Ir and IrO2.
  10. 제1항에 있어서, 상기 제7 단계의 고유전체막은 BST, PZT 및 Ta2O5로 이루어진 고유전율 재료 중에서 선택된 하나의 물질을 사용하여 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. The method of claim 1, wherein a capacitor formed of a semiconductor device using a high dielectric constant material as to form using a single material selected from a high dielectric constant material made of a high-dielectric film BST, PZT, and Ta2O5 in the seventh step .
  11. 커패시터 형성용 콘택홀이 형성된 반도체 기판에 플러그를 형성하는 제1 단계; A first step of forming a plug on the semiconductor substrate is formed a contact hole for capacitor formation;
    상기 플러그가 형성된 반도체 기판의 전면에 오믹층(Ohmic layer)과 장벽층(barrier layer)을 순차적으로 적층하는 제2 단계; A second step of laminating the ohmic layer (Ohmic layer) and a barrier layer (barrier layer) on the entire surface of the semiconductor substrate on which the plug formed in sequence;
    상기 장벽층 위에 커패시터 전극용 제1 금속층 및 제2 금속층을 순차적으로 적층하는 제3 단계; A third step of stacking a first metal layer and second metal layer for a capacitor electrode on the barrier layer;
    상기 제2 금속층 위에 마스크층을 형성하여 하부의 제2 금속층, 제1 금속층, 장벽층 및 오믹층을 패터닝하여 하부전극을 형성하는 제4 단계; A fourth step of forming a second metal layer of the bottom to form a mask layer over the second metal layer, the first metal layer, a lower electrode by patterning the barrier layer and the ohmic layer;
    상기 장벽층 및 오믹층의 양측벽에 절연막 스페이서를 형성하는 제5 단계; A fifth step of forming an insulating spacer on side walls of the barrier layer and the ohmic layer;
    상기 제1 금속층 및 제2 금속층의 양측벽에 금속 스페이서를 형성하는 제6 단계; A sixth step of forming the metal spacer to the side walls of the first metal layer and second metal layer;
    상기 금속 스페이서가 형성된 결과물 상에 고유전체막 및 상부전극을 적층하는 제7 단계; A seventh step of depositing the high-dielectric film and an upper electrode on the result that the metal spacer is formed;
    상기 고유전체막 및 상부전극을 패터닝하여 커패시터를 형성하는 제8 단계를 포함하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. A capacitor forming a semiconductor device using the unique unique characterized in that the entire film, and patterning the upper electrode comprises an eighth step of forming a capacitor dielectric constant material.
  12. 제11항에 있어서, 상기 제1 단계의 플러그를 형성하는 방법은 플러그가 상기 콘택홀을 완전히 매립하도록 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. The method of claim 11, wherein the capacitor forming a semiconductor device of the method of forming a plug of the first stage plug is used a high dielectric constant material as to form completely filled to the contact hole.
  13. 제11항에 있어서, 상기 제3 단계의 제1 금속층은 Ru, RuO2, Ti, TiN 및 이를 조합한 금속중에 선택된 하나의 물질을 사용하여 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. 12. The method of claim 11, the semiconductor device the first metal layer of the third step is to use a high dielectric constant material as to form using a material selected among Ru, RuO2, Ti, TiN, and a combination of this metal how to form the capacitor.
  14. 제11항에 있어서, 상기 제3 단계의 제2 금속층은 Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. The method of claim 11, wherein the capacitor forming a semiconductor device using a high dielectric constant material for the second metal layer of the third step is characterized in that it formed using one metal selected from Pt, Ir and IrO2.
  15. 제11항에 있어서, 상기 제1 금속층은 제2 금속층보다 두껍게 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. 12. The method of claim 11, wherein the first metal layer capacitor forming a semiconductor device using a high dielectric constant material as to form thicker than the second metal.
  16. 제11항에 있어서, 상기 제5 단계의 절연막 스페이서는 SOG(Silicon On Glass), TEOS를 사용하여 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. The method of claim 11, wherein the insulating spacer of the fifth stage is a capacitor formed in a semiconductor device using a high dielectric constant material as to form using, TEOS (Silicon On Glass) SOG.
  17. 제11항에 있어서, 상기 제6 단계의 금속 스페이서는 Pt, Ir 및 IrO2 중에서 선택된 하나의 금속을 사용하여 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. 12. The method of claim 11 wherein the metal spacer of the sixth stage is a capacitor formed in a semiconductor device using a high dielectric constant material which comprises formed using one metal selected from Pt, Ir and IrO2.
  18. 제11항에 있어서, 상기 제7 단계의 고유전체막은 BST, PZT 및 Ta2O5로 이루어진 고유전율 재료 중에서 선택된 하나의 물질을 사용하여 형성하는 것을 특징으로 하는 고유전율 재료를 사용하는 반도체 장치의 커패시터 형성방법. 12. The process of claim 11, wherein the capacitor is formed of a semiconductor device using a high dielectric constant material as to form using a single material selected from a high dielectric constant material made of a high-dielectric film BST, PZT, and Ta2O5 in the seventh step .
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