KR20010036340A - Method for manufacturing fine patterns of nonvolatile semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 불휘발성 반도체 메모리 장치의 미세 패턴 형성방법에 관한 것으로서, 더욱 상세하게는 제조시 불량 발생률이 감소되어 생산성과 품질이 향상된 불휘발성 반도체 메모리 장치의 플로팅 미세 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a fine pattern of a nonvolatile semiconductor memory device, and more particularly, to a method of forming a floating fine pattern of a nonvolatile semiconductor memory device having improved productivity and quality due to a reduction in defect rate during manufacturing.
메모리 소자는 여러 가지 종류의 전자 소자 및 집적 회로의 수행에 사용된다. 전자 소자의 종류에는 마이크로 프로세서, SRAM(static random access memories), EPROM(erasable programmable read only memories), EEPROM(electrically erasable programmable read only memories), 플레쉬 EEPROM(Flash EEPROM) 등이 있다. 또한 메모리 소자를 갖는 집적 회로는 컴퓨터, 멀티미디어, 텔레컴뮤니케이션, 네트워킹, 소비성 전자 제품, 자동차, 인공 위성 등 여러 가지 응용 분야에 널리 사용된다.Memory devices are used to perform various types of electronic devices and integrated circuits. Types of electronic devices include a microprocessor, static random access memories (SRAM), erasable programmable read only memories (EPROM), electrically erasable programmable read only memories (EEPROM), flash EEPROM (Flash EEPROM), and the like. Integrated circuits with memory devices are also widely used in a variety of applications, including computers, multimedia, telecommunications, networking, consumer electronics, automobiles, and satellites.
집적 회로 기술과 반도체 공정 기술이 지속적으로 발전함에 따라 집적 회로의 밀도와 기능의 향상도 또한 지속적으로 요구되고 있다. 집적도는 메모리 소자의 크기와 구조에 의해 결정된다. 이에 더하여 메모리 소자는 개선된 동작 특성, 재프로그램 가능성, 개선된 데어터 보유 능력, 우수한 전압 및 전류 특성 등을 가지도록 제조되고 있다. 플레쉬 메모리 소자나 EEPROM 소자는 플로팅 게이트(floating gate), 콘트롤 게이트(control gate), 드레인 영역, 소스 영역 등을 갖는 소자로서, 이러한 메모리 소자에는 요구되는 시간 동안 데이터가 저장되고 파워가 제거되어도 데이터는 보존된다는 점에서 최근 각광 받고 있는 소자이다.As integrated circuit technology and semiconductor process technology continue to advance, so too is the need for improvements in integrated circuit density and functionality. The degree of integration is determined by the size and structure of the memory device. In addition, memory devices are manufactured to have improved operating characteristics, reprogrammability, improved data retention capabilities, and excellent voltage and current characteristics. A flash memory device or an EEPROM device is a device having a floating gate, a control gate, a drain region, a source region, and the like. The memory device stores data for a required time and the data is stored even when power is removed. It is a device that has been in the spotlight recently in that it is preserved.
플레쉬 메모리 장치는 UV-EPROM에서 소거하는데 20분이 걸리는데 비하여 훨씬 빠른 시간, 즉, 1초 또는 2초만에 셀들이 소거될 수 있는 것이다. 플레쉬 메모리 장치의 플로팅 게이트는 이의 면적에 따라 가해지는 전압(Vcc) 값이 결정된다. 즉, 플로팅 게이트의 면적이 넓을수록 낮은 Vcc에서도 정상적인 동작이 가능하기 때문에 이의 면적은 넓을 것이 요구된다.The flash memory device takes 20 minutes to erase from the UV-EPROM, but the cells can be erased in a much faster time, that is, one or two seconds. The floating gate of the flash memory device has a voltage Vcc value determined according to its area. In other words, the larger the area of the floating gate is, the more normal the operation is possible even at low Vcc.
한정된 공간에 넓은 면적을 갖는 플로팅 게이트를 형성하기 위해서는 게이트간 간격이 좁아질 수밖에 없는데 현재 256M NAND 플레쉬 메모리 장치의 경우 0.21㎛ 이하의 패턴을 형성하고 있는데, 이 경우 플로팅 게이트간 간격이 0.1㎛ 이하가 되도록 형성하게 된다. 이렇게 미세한 패턴의 형성을 위해서는 반사 방지막(ARL; anti-reflection layer)과 버퍼막(buffer layer)으로서의 역할을 하는 SiON 막질을 주로 채용하고 있다. 상기 SiON 막의 반사 방지막으로서의 역할은 포토리소그라피 공정의 수행시 노광되는 광의 굴절 계수를 줄여 주는 것인데 하부막질로 인한 빛의 반사에 의한 비바람직한 영향을 줄이기 위하여 형성되는 것이다.In order to form a floating gate having a large area in a limited space, the distance between gates is inevitably narrowed. Currently, a 256M NAND flash memory device forms a pattern of 0.21 μm or less, in which case the gap between floating gates is 0.1 μm or less. It is formed to be. In order to form such a fine pattern, a SiON film that functions as an anti-reflection layer (ARL) and a buffer layer is mainly employed. The role of the anti-reflection film of the SiON film is to reduce the refractive index of the light exposed when the photolithography process is performed. The SiON film is formed to reduce the undesired effect of light reflection due to the lower film quality.
이에 더하여, 상기 반사 방지막은 일종의 버퍼막으로서의 역할을 한다. 즉, 이에 후속 되어 침적(deposition)되는 스페이서 형성용 폴리실리콘이 전 단계에서 형성된 플로팅 게이트 형성용 폴리실리콘막의 측벽에 남도록 하여 최종적으로 얻어지는 플로팅 게이트간의 간격을 줄일 수 있도록 해주는 역할을 하게 된다. 이러한 버퍼막으로서의 작용을 플로팅 게이트를 형성하기 위한 공정을 나타내는 도1a 내지 도 1f를 참고로 하여 단계적으로 상세히 알아보면 다음과 같다.In addition, the anti-reflection film serves as a kind of buffer film. That is, the polysilicon for spacer formation subsequently deposited is left on the sidewall of the polysilicon film for forming the floating gate formed in the previous step, thereby reducing the gap between the floating gates. The operation as the buffer film will be described in detail with reference to FIGS. 1A to 1F showing a process for forming a floating gate as follows.
먼저, 소자 분리 영역(10)의 상부에 약 650℃의 온도에서 폴리실리콘을 침적하여 제1 폴리실리콘막(11)을 형성한다(도 1a). 이의 상부에 반사 방지막과 버퍼막으로서의 역할을 하는 SiON막(12)을 형성하기 위하여 웨이퍼를 약 440℃의 온도에서 사일렌(SiH4)과 N2O 의 혼합 가스에 노출시키고 플라즈마 방식으로 SiON막(12)을 형성한다.First, polysilicon is deposited on the device isolation region 10 at a temperature of about 650 ° C. to form the first polysilicon film 11 (FIG. 1A). In order to form a SiON film 12 serving as an anti-reflection film and a buffer film on top thereof, the wafer is exposed to a mixed gas of silica (SiH 4 ) and N 2 O at a temperature of about 440 ° C., and the SiON film is formed in a plasma manner. (12) is formed.
이의 상부에 적절한 포토레지스트를 도포하고 소정 영역을 노광 및 현상하여 원하는 포토레지스트 패턴(13)을 형성한다(도 1b). 노광시에는 상기 SiON막(12)이 반사 방지막으로서의 역할을 하기 때문에 하부 폴리실리콘막에 의한 빛의 반사를 방지해 주어 패턴 프로파일을 향상시켜 주게 된다. 이후 포토레지스트 패턴(13)에 의해 노출된 하부막을 에칭하여 제1 폴리실리콘 패턴(14) 및 SiON 패턴(15)을 형성하도록 한다 (도 1c). 이후에는 제1 폴리실리콘 패턴간의 간격을 줄여 주기 위한 공정을 수행하도록 한다. 이 경우, 상기 SiON 패턴(15)은 버퍼막으로서의 역할을 하게 된다.Appropriate photoresist is applied on top of it, and a predetermined area is exposed and developed to form a desired photoresist pattern 13 (FIG. 1B). During the exposure, the SiON film 12 serves as an antireflection film, thereby preventing reflection of light by the lower polysilicon film, thereby improving the pattern profile. Thereafter, the lower layer exposed by the photoresist pattern 13 is etched to form the first polysilicon pattern 14 and the SiON pattern 15 (FIG. 1C). After that, a process for reducing the interval between the first polysilicon patterns is performed. In this case, the SiON pattern 15 serves as a buffer film.
먼저, 제1 폴리실리콘 패턴(14) 및 SiON 패턴(15)이 형성된 기판의 상부에 폴리실리콘을 도포하여 제2 폴리실리콘막(16)을 형성한다. 제2 폴리실리콘막(16)은 SiON 패턴(15)의 상부와, 제1 폴리실리콘막(11)과 SiON막(12)이 제거된 소자 분리 영역(10)의 상부에 일정한 두께로 형성된다(도 1d). 이 때, 도 1d에 나타난 바와 같이 제1 폴리실리콘 패턴(14)의 측벽에도 폴리실리콘이 부착되어 전체적으로는 제1 폴리실리콘막(11)과 SiON막(12)이 제거된 부분에서 소정의 홈이 형성된 모양을 가지게 된다.First, polysilicon is coated on the substrate on which the first polysilicon pattern 14 and the SiON pattern 15 are formed to form a second polysilicon layer 16. The second polysilicon film 16 is formed to have a constant thickness on the upper portion of the SiON pattern 15 and on the device isolation region 10 from which the first polysilicon film 11 and the SiON film 12 are removed ( 1d). At this time, as shown in FIG. 1D, polysilicon is also attached to the sidewall of the first polysilicon pattern 14 so that a predetermined groove is formed at a portion where the first polysilicon film 11 and the SiON film 12 are removed. It has a formed shape.
이후, 상기 SiON 패턴(15)의 상부에 형성된 제2 폴리실리콘막(16)을 에칭하여 제거함과 동시에 제1 폴리실리콘막(11)과 SiON막(12)이 제거된 부분에 형성된 폴리실리콘막(11)의 일부를 제거하는 것에 의해 제1 폴리실리콘 패턴(14)의 측벽에 폴리실리콘이 부착되어 얻어지는 제2 폴리실리콘 패턴(17)을 얻는다(도 1e). 이러한 에칭 공정의 수행시 폴리실리콘의 에칭은 상기 SiON 패턴(15)이 형성된 깊이까지 수행하게 되는데, 이 경우, SiON 패턴(15)은 일종의 버퍼막으로서 에칭 깊이를 조절해 주는 역할을 하게 된다.Thereafter, the second polysilicon film 16 formed on the SiON pattern 15 is etched and removed, and at the same time, the polysilicon film formed on the portion where the first polysilicon film 11 and the SiON film 12 are removed ( By removing a part of 11), a second polysilicon pattern 17 obtained by attaching polysilicon to the sidewall of the first polysilicon pattern 14 is obtained (FIG. 1E). When the etching process is performed, the polysilicon is etched to the depth where the SiON pattern 15 is formed. In this case, the SiON pattern 15 serves as a kind of buffer layer to control the etching depth.
마지막으로, SiON 패턴(15)을 제거하는 것에 의해 인접 플로팅 게이트간 간격이 좁아서 밀도가 매우 높은 플로팅 게이트(18)들을 형성하게 된다(도 1f).Finally, by removing the SiON pattern 15, the spacing between adjacent floating gates is narrowed to form floating gates 18 having a very high density (FIG. 1F).
상술한 방법에 따라 특히 집적도가 높은 플레쉬 메모리 소자에 있어서의 플로팅 게이트를 형성함으로써 미세한 간격을 갖는 플로팅 게이트의 형성이 구현되고 있으나 이에는 다음과 같은 문제점이 수반된다.According to the above-described method, the formation of floating gates having minute spacing is realized by forming floating gates in a flash memory device having a high degree of integration. However, the following problems are involved.
먼저, 반사 방지막과 버퍼막으로서 채용되는 SiON은 침적 온도가 약 440℃ 정도로서 이의 하부막과 상부막인 폴리실리콘의 침적 온도가 약 650℃ 내외이기 때문에, 약 650℃ 온도에서의 폴리실리콘의 침적, 약 440℃ 온도에서의 SiON의 침적, 약 650℃ 온도에서의 폴리실리콘의 침적 공정이 연속적으로 수행됨에 따라 침적 온도 차이에 따른 결정 막질간의 밀도차가 유발된다. 이는 서로 다른 막질이 접촉할 때 미세 입자(particle)를 발생시켜 이로 인한 최종 플로팅 게이트간 브리지를 유발하는 문제가 있다.First, SiON employed as the anti-reflection film and the buffer film has a deposition temperature of about 440 ° C., and the deposition temperature of polysilicon, which is its lower film and the upper film, is about 650 ° C. and therefore, polysilicon deposition at about 650 ° C., As the deposition of SiON at about 440 ° C. and the deposition of polysilicon at about 650 ° C. are continuously performed, the difference in density between crystal films due to the difference in deposition temperature is caused. This causes a problem in that fine particles are generated when different films are in contact with each other, thereby causing a bridge between final floating gates.
이에, 본 발명에서는 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제조 공정 중에 미세 입자의 발생이 억제되어 생산성과 품질이 향상된 불휘발성 반도체 장치의 미세 패턴 형성방법을 제공하고자 한다.Accordingly, the present invention is to provide a method for forming a fine pattern of a nonvolatile semiconductor device in which the production of fine particles is suppressed during the manufacturing process in order to solve the problems of the prior art as described above improved productivity and quality.
도 1a 내지 도 1f는 종래의 방법에 따라 불휘발성 반도체 메모리 장치의 플로팅 게이트를 형성하는 방법을 단계적으로 나타내는 도면이다.1A to 1F are diagrams illustrating a method of forming a floating gate of a nonvolatile semiconductor memory device according to a conventional method, in stages.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 방법에 따라 불휘발성 반도체 메모리 장치의 플로팅 게이트를 형성하는 방법을 단계적으로 나타내는 도면이다.2A through 2F are diagrams illustrating a method of forming a floating gate of a nonvolatile semiconductor memory device in accordance with a method according to an embodiment of the present invention.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
11, 21: 제1 폴리실리콘막 31: SiN막11, 21: first polysilicon film 31: SiN film
12, 22: SiON막 13, 23: 포토레지스트 패턴12, 22: SiON film 13, 23: photoresist pattern
16, 26: 제2 폴리실리콘막 18, 28: 플로팅 게이트16, 26: second polysilicon film 18, 28: floating gate
상기한 본 발명의 목적을 달성하기 위하여 본 발명은The present invention to achieve the above object of the present invention
소자 분리 영역의 상부에 폴리실리콘을 침적하여 제1 폴리실리콘막을 형성하는 단계;Depositing polysilicon on the device isolation region to form a first polysilicon film;
상기 제1 폴리실리콘막의 상부에 상기 폴리실리콘과 침적 온도차가 ±10℃ 범위 이내인 버퍼 물질을 침적하여 버퍼막을 형성하는 단계;Forming a buffer layer on the first polysilicon layer by depositing a buffer material having a difference in deposition temperature between the polysilicon and a ± 10 ° C range;
상기 제1 폴리실리콘막 및 상기 버퍼막을 식각하여 제1 폴리실리콘 패턴 및 버퍼막 패턴을 형성하는 단계; 및Etching the first polysilicon layer and the buffer layer to form a first polysilicon pattern and a buffer layer pattern; And
상기 제1 폴리실리콘 패턴 및 상기 버퍼막 패턴의 상부에 폴리실리콘을 침적하여 제2 폴리실리콘막을 형성하는 단계를 포함하는 불휘발성 반도체 메모리 장치의 미세 패턴 형성방법을 제공한다.And depositing polysilicon on the first polysilicon pattern and the buffer layer pattern to form a second polysilicon layer.
특히, 본 발명에서는 상기 버퍼막으로서 사일렌(SiH4) 가스 및 N2O 가스의 혼합물을 약 650℃의 온도에서 저압 화학 기상 침적(LPCVD; low pressure chemical vapor deposition) 방식으로 침적하여 얻어지는 SiN 막인 것이 바람직하게 적용될 수 있다.Particularly, in the present invention, a SiN film obtained by depositing a mixture of a silica (SiH 4 ) gas and an N 2 O gas as a low pressure chemical vapor deposition (LPCVD) method at a temperature of about 650 ° C. is used as the buffer film. May be preferably applied.
또한, 바람직하게는 상기 본 발명의 제조방법은In addition, preferably the manufacturing method of the present invention
버퍼막의 상부에는 반사 방지막으로서 SiON 막을 형성하는 단계;Forming a SiON film as an anti-reflection film on the buffer film;
상기 반사 방지막의 상부에 포토레지스트 패턴을 형성하고 이를 사용하여 상기 포토레지스트 패턴의 하부에 형성된 막을 패터닝 하는 단계; 및Forming a photoresist pattern on the anti-reflection film and patterning a film formed under the photoresist pattern using the photoresist pattern; And
상기 반사 방지막을 제거하는 단계를 더 포함하여 수행될 수 있다.The method may further include removing the anti-reflection film.
본 발명에서는 미세 패턴의 형성을 위하여 사용되는 스페이서 폴리실리콘의 침적시 반사 방지막과의 직접적인 접촉으로 인하여 유발되는 문제점을 방지하기 위하여 반사 방지막의 침적 전에 폴리실리콘과 침적 온도가 거의 동일한 버퍼 물질을 침적하여 버퍼막을 형성하도록 하고 있다.In the present invention, to prevent the problems caused by direct contact with the anti-reflection film during the deposition of the spacer polysilicon used for the formation of the fine pattern by depositing a buffer material almost the same as the polysilicon deposition temperature before deposition of the anti-reflection film A buffer film is formed.
이와 같이 버퍼막의 하부와 상부에 침적되는 폴리실리콘의 침적 온도와 온도차가 ±10℃ 범위 이내인 버퍼 물질을 사용하여 버퍼막을 형성하기 때문에 연속적으로 수행되는 침적 공정에서 온도차가 거의 없기 때문에 공정의 수행이 용이하고 결정 막질간 밀도차가 거의 없는 막이 얻어지게 된다.Thus, since the buffer film is formed using a buffer material having a deposition temperature and a temperature difference of polysilicon deposited on the lower and upper portions of the buffer film within a range of ± 10 ° C, the process is not performed because there is almost no temperature difference in the continuous deposition process. A film that is easy and has almost no density difference between crystalline films is obtained.
이하, 본 발명을 첨부된 도면을 참고로 하여 구체적인 실시예에 따라 상세히 설명하기로 한다. 도 2a 내지 도 2f는 본 발명의 방법에 따라 플로팅 게이트를 형성하는 방법을 단계적으로 나타내는 도면이다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. 2A-2F are diagrams illustrating step by step methods of forming a floating gate in accordance with the method of the present invention.
먼저, 소자 분리 영역(20)의 상부에 약 650℃의 온도에서 폴리실리콘을 침적하여 제1 폴리실리콘막(21)을 형성한다(도 2a). 제1 폴리실리콘막은 약 1000Å 두께로 형성하도록 한다. 제1 폴리실리콘막(21)의 상부에 버퍼막으로서의 역할을 하는 SiN막(31)을 약 150-500Å 두께로 형성하도록 한다. SiN막(31)은 사일렌(SiH4) 가스와 질소(N2) 가스의 혼합 가스 또는 사일렌(SiH4) 가스와 산화질소(N2O) 가스의 혼합 가스의 존재 하에서 약 650℃의 온도로 가열하면 저압 화학 기상 침적(LPCVD; low pressure chemical vapor deposition) 방식으로 SiN이 침적되어 형성된다. 저압 화학 기상 침적 방식은 200 내지 700 torr 정도의 반응 용기 내에서 단순한 열에너지에 의한 화학 반응을 이용하여 박막을 침적하는 방식으로서, 막의 균일도와 스텝 커버리지가 우수하며 다수의 웨이퍼 상에 한꺼번에 침적 공정을 수행할 수 있기 때문에 여러 가지 면에서 장점이 많은 침적 방식이다.First, polysilicon is deposited on the device isolation region 20 at a temperature of about 650 ° C. to form a first polysilicon film 21 (FIG. 2A). The first polysilicon film is formed to a thickness of about 1000 GPa. An SiN film 31 serving as a buffer film is formed on the first polysilicon film 21 to a thickness of about 150-500 Å. The SiN film 31 may be prepared at a temperature of about 650 ° C. in the presence of a mixed gas of xylene (SiH 4 ) gas and nitrogen (N 2 ) gas or a mixed gas of xylene (SiH 4 ) gas and nitrogen oxide (N 2 O) gas. When heated to temperature, SiN is deposited by low pressure chemical vapor deposition (LPCVD). Low pressure chemical vapor deposition is a method of depositing a thin film using a simple thermal energy chemical reaction in a reaction vessel of about 200 to 700 torr. The uniformity and step coverage of the film are excellent and the deposition process is performed on multiple wafers at once. In many ways, it is a deposition method that has many advantages.
얻어지는 버퍼막의 상부에는 반사 방지막으로서의 역할을 하는 SiON막(22)을 형성하도록 한다. 반사 방지막은 웨이퍼를 약 450℃의 온도에서 사일렌(SiH4) 가스와 N2O 가스의 혼합 가스에 노출시켜 플라즈마 방식으로 공정을 수행하여 SiON막(22)으로 형성한다. SiON막(22)은 굴절률에 따라 그 두께가 가변적일 수 있는데, 통상 약 400-600Å 정도의 두께가 되도록 형성한다.On the obtained buffer film, a SiON film 22 serving as an antireflection film is formed. The anti-reflection film is formed into the SiON film 22 by performing a process in a plasma manner by exposing the wafer to a mixed gas of a siren (SiH 4 ) gas and an N 2 O gas at a temperature of about 450 ° C. The SiON film 22 may vary in thickness depending on the refractive index, and is typically formed to have a thickness of about 400-600 GPa.
반사 방지막의 상부에 적절한 포토레지스트를 도포하고 소정 영역을 노광 및 현상하여 원하는 포토레지스트 패턴(23)을 형성한다(도 2b). 노광시에는 상기 SiON막(22)이 반사 방지막으로서의 역할을 하여 하부 폴리실리콘막(21) 및 SiN막(31)에 의한 빛의 반사를 방지해 주어 포토레지스트 패턴의 프로파일을 향상시켜 주게 된다. 이후 포토레지스트 패턴(23)에 의해 노출된 하부막을 에칭하여 제1 폴리실리콘 패턴(24), SiN 패턴(32) 및 SiON 패턴(25)을 형성하도록 한다 (도 2c). 이후 반사 방지막으로서의 역할이 끝난 SiON 패턴(25)을 제거하고, 이후에는 제1 폴리실리콘 패턴간의 간격을 줄여 주기 위한 공정을 수행하도록 한다. 이 경우, 상기 SiN 패턴(32)이 버퍼막으로서의 역할을 하게 된다.An appropriate photoresist is applied over the antireflection film, and a predetermined area is exposed and developed to form a desired photoresist pattern 23 (FIG. 2B). At the time of exposure, the SiON film 22 serves as an antireflection film to prevent reflection of light by the lower polysilicon film 21 and the SiN film 31 to improve the profile of the photoresist pattern. Thereafter, the lower layer exposed by the photoresist pattern 23 is etched to form the first polysilicon pattern 24, the SiN pattern 32, and the SiON pattern 25 (FIG. 2C). After that, the SiON pattern 25, which has finished the role as the anti-reflection film, is removed, and then a process for reducing the gap between the first polysilicon patterns is performed. In this case, the SiN pattern 32 serves as a buffer film.
제1 폴리실리콘 패턴(24) 및 SiN 패턴(32)이 형성된 기판의 상부에 약 650℃의 온도에서 폴리실리콘을 도포하여 제2 폴리실리콘막(26)을 형성한다. 제2 폴리실리콘막(26)은 SiN 패턴(32)의 상부와, 제1 폴리실리콘막(21)과 SiN막(32)이 제거된 소자 분리 영역(20)의 상부에 일정한 두께로 형성된다(도 2d). 이 때, 도 2d에 나타난 바와 같이 제1 폴리실리콘 패턴(24)의 측벽에도 폴리실리콘이 부착되어 전체적으로는 제1 폴리실리콘막(21)과 SiN막(32)이 제거된 부분에서 소정의 홈이 형성된 모양을 가지게 된다. 이러한 제2 폴리실리콘막(26)의 형성시에 하부막 성분인 SiN 은 침적 온도가 약 650℃ 로서 폴리실리콘과 거의 동일하기 때문에 두 성분이 서로 상이한 성분이지만 후속 되는 폴리실리콘의 침적으로 인한 부작용이 거의 없다.The second polysilicon film 26 is formed by applying polysilicon at a temperature of about 650 ° C. on the substrate on which the first polysilicon pattern 24 and the SiN pattern 32 are formed. The second polysilicon film 26 is formed to have a predetermined thickness on the SiN pattern 32 and on the device isolation region 20 from which the first polysilicon film 21 and the SiN film 32 are removed ( 2d). At this time, as shown in FIG. 2D, polysilicon is also attached to the sidewall of the first polysilicon pattern 24 so that a predetermined groove is formed at a portion where the first polysilicon film 21 and the SiN film 32 are removed. It has a formed shape. In the formation of the second polysilicon film 26, since the lower film component, SiN, has a deposition temperature of about 650 ° C., which is almost the same as that of polysilicon, the two components are different from each other, but side effects due to subsequent deposition of polysilicon Few.
이후, 상기 SiN 패턴(32)의 상부에 형성된 제2 폴리실리콘막(26)을 에칭하여 제거함과 동시에 제1 폴리실리콘막(21)과 SiN막(32)이 제거된 부분에 형성된 폴리실리콘막(21)의 일부를 제거하는 것에 의해 제1 폴리실리콘 패턴(24)의 측벽에 스페이서로서 폴리실리콘이 부착되어 얻어지는 제2 폴리실리콘 패턴(27)을 얻는다(도 2e). 이러한 에칭 공정의 수행시 폴리실리콘의 에칭은 상기 SiN 패턴(32)이 형성된 깊이까지 수행되는데, 이 경우, SiN 패턴(32)은 일종의 버퍼막으로서 에칭 깊이를 조절하는 역할을 하게 된다.Thereafter, the second polysilicon layer 26 formed on the SiN pattern 32 is etched and removed, and at the same time, the polysilicon layer formed on the portion where the first polysilicon layer 21 and the SiN layer 32 is removed ( By removing a part of 21, a second polysilicon pattern 27 obtained by attaching polysilicon as a spacer to the sidewall of the first polysilicon pattern 24 is obtained (FIG. 2E). When the etching process is performed, the polysilicon is etched to the depth at which the SiN pattern 32 is formed. In this case, the SiN pattern 32 serves as a buffer layer to control the etching depth.
마지막으로, SiN 패턴(32)을 제거하는 것에 의해 미세 입자에 의한 브리지와 같은 불량 발생이 거의 없고 품질이 우수하면서 밀도가 매우 높은 플로팅 게이트(28)를 형성하게 된다(도 2f). 이러한 일련의 공정에 의하면 침적 온도가 다른 SiON 반사 방지막과 폴리실리콘막간의 접촉이 없기 때문에 이들의 접촉에 기인하여 발생되는 미세 입자의 발생, 브리지의 유발과 같은 문제가 해결되는 것이다.Finally, the removal of the SiN pattern 32 results in the formation of a floating gate 28 having almost no defects such as bridges caused by fine particles and having high quality and very high density (FIG. 2F). According to this series of steps, since there is no contact between the SiON anti-reflection film and the polysilicon film having different deposition temperatures, problems such as generation of fine particles and bridge generation caused by these contacts are solved.
본 발명에 의하면 폴리실리콘과 폴리실리콘간의 절연막으로서의 역할과 버퍼막으로서의 역할을 하기 위하여 폴리실리콘막 사이에 침적되는 SiN막의 침적 온도가 폴리실리콘의 침적 온도의 차이가 ±10℃ 이내로서 거의 동일하기 때문에 서로 상이한 물질을 상이한 온도에서 침적하는 것에 의해 발생되는 종래의 문제점이 해결되고, 우수한 품질을 갖는 반도체 장치를 높은 생산성으로 제조할 수 있게 된다.According to the present invention, since the deposition temperature of the SiN film deposited between the polysilicon films is almost the same as the deposition temperature of the polysilicon within ± 10 ° C in order to serve as an insulating film between the polysilicon and the polysilicon and as a buffer film. The conventional problem caused by depositing different materials at different temperatures is solved, and semiconductor devices having excellent quality can be manufactured with high productivity.
또한 종래에 반사 방지막과 버퍼막으로서의 역할을 위해 사용되던 SiON막을 그대로 적용하되, 포토리소그라피 공정의 수행 후에 이를 제거하는 것에 의해, 반사 방지 효과를 얻으면서 후속 되는 폴리실리콘의 침적시 SiON막과 폴리실리콘의 접촉을 방지하여 이로 인한 불량 발생 문제는 해결하게 된 것이다.In addition, by applying the SiON film that has been conventionally used for the role of the anti-reflection film and the buffer film as it is, by removing it after performing the photolithography process, the SiON film and polysilicon during the subsequent deposition of the polysilicon while obtaining the anti-reflection effect By preventing contact of the problem caused by this problem is solved.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (3)
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