KR20010034225A

KR20010034225A - 전류 미러 회로

Info

Publication number: KR20010034225A
Application number: KR1020007007889A
Authority: KR
Inventors: 굴하산; 프람바치조한네스피에이
Original assignee: 롤페스 요하네스 게라투스 알베르투스; 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1998-11-20
Filing date: 1999-11-11
Publication date: 2001-04-25
Also published as: US6323723B1; US20010038301A1; WO2000031604A1; JP2002530971A; EP1057091A1; US6424204B2

Abstract

전류 미러 회로는 전류 입력 터미널(2), 전류 출력 터미널(6), 공통 터미널(8), 전류 입력 터미널(2)과 공통 터미널(8) 사이에 배치된 제 2 트랜지스터(T1), 전류 출력 터미널(6)과 공통 터미널(8) 사이에 배치된 제 2 트랜지스터(T2), 전류 입력 터미널(2)에 연결된 입력 터미널을 갖는 상호컨덕턴스단(TS), 공통 터미널(8)에 연결된 출력 터미널, 및 제 1 및 제 2 트랜지스터들(T1,T2)의 제어 전극을 바이어스 바이어스 소스(22)를 포함한다. 본 발명의 구성은 입력 전류에 무관한 큰 대역폭과, 정확한 전류 전달 및 단일 폴 시스템을 제공한다.

Description

전류 미러 회로{CURRENT MIRROR CIRCUIT}

본 발명은

입력 전류를 수신하는 제 1 터미널,

출력 전류를 공급하는 제 2 터미널,

공통 터미널,

제어 전극을 가지며, 제 1 터미널과 공통 터미널 사이에 배치된 주 전류 경로를 갖는 제 1 트랜지스터,

제 1 트랜지스터의 제어 전극에 접속된 제어 전극을 가지며, 제 2 터미널 및 공통 터미널 사이에 배치된 주 전류 경로를 갖는 제 2 트랜지스터를 갖는 전류 미러에 관한 것이다.

이러한 전류 미러가, 예컨대 미국 특허 번호 제 4,462,005에 게시되어 있으며, 도 1에 도시된다. 공지되어 있는 이러한 전류 미러에서, 상호 접속된 제어 전극들, 이경우 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)의 베이스는 전류 미러의 전류 입력 터미널을 형성하는 제 1 터미널에 접속된다. 공통 터미널은 기준 터미널, 이경우에는 신호 그라운드로서 작용하는 음의 공급 터미널에 접속된다. 이후에 설명되는 것처럼, 이러한 공지된 전류 미러의 대역폭은 제 1 터미널 및 공통 터미널 사이의 입력 캐패시턴스(C_i)와 그리고 제 1 및 제 2 트랜지스터(T1 및 T2)의 베이스-이미터 캐패시턴스(C_be)때문에 입력 전류에 강하게 의존한다. 도 2에 도시된 것처럼, 디제너레이션(degeneration) 저항기를 제 1 및 제 2 트랜지스터(T1 및 T2)의 이미터에 직렬로 부가함으로써, 입력 전류에 대한 의존도를 어느 정도 피할 수 있다. 그러나, 이것은 도 1의 기본적인 전류 미러와 비교하여 감소된 대역폭, 증가된 입력 임피던스 및 보다 작은 전압 스윙(voltage swing)을 희생하여 얻어진다.

도 3에 도시된 이득단(GS)를 부가하여 대역폭을 향상시키는 것은 공지된 것이다. 도 4는 제 1 터미널과 그리고 제 1 및 제 2 트랜지스터(T1 및 T2)의 상호 접속된 제어 전극들 사이의 이미터 팔로워(emitter follower)(EF)에 의해 형성된 이득단을 도시한다. 개선된 이러한 전류 미러 역시 입력 전류에 의존하는 대역폭을 갖는다.

따라서, 본 발명의 목적은 개선된 성능을 갖는 전류 미러를 제공하는 것이다. 전술된 목적을 이루기 위해서, 본 발명에 따라, 서두에 정의된 유형의 전류 미러는

제 1 터미널에 연결된 입력 터미널을 가지며, 공통 터미널에 연결된 출력 터미널을 갖는 상호컨던턴스단(transconductance stage)과;

제 1 트랜지스터의 제어 전극 및 제 2 트랜지스터의 제어 전극을 바이어스(bias)하는 바이어스 소스를 더 포함한다는 특징이 있다.

제 1 터미널의 전압은 공통 터미널을 구동하는 상호컨덕턴스단에 의해 감지된다. 이런 방식으로, 피드백 루프(feedback loop)는 제 1 트랜지스터를 통해 입력 전류와 동일한 전류를 만들도록 생성되므로, 낮은 입력 임피던스를 제공한다. 제 1 및 제 2 트랜지스터가 바이폴라(bipolar) 트랜지스터라고 가정할 경우, 이들은 공통 베이스로 구성되고 큰 대역폭을 제공한다. 바람직한 실시예가 종속항에 정의된다.

본 발명의 이들 및 다른 특성들은 부가된 도면을 참조하여 게시 및 설명될 것이다.

도 1은 공지된 전류 미러의 회로도,

도 2는 공지된 전류 미러의 회로도,

도 3은 공지된 전류 미러의 회로도,

도 4는 공지된 전류 미러의 회로도,

고 5는 본 발명에 따른 전류 미러의 제 1 실시예에 대한 회로도,

도 6은 본 발명에 따른 전류 미러의 제 2 실시예에 대한 회로도,

도 7은 본 발명에 따른 전류 미러의 제 3 실시예에 대한 회로도,

도 8은 본 발명에 따른 전류 미러의 제 4 실시예에 대한 회로도.

이들 도면들에서 동일한 기능 또는 목적을 지닌 부분들은 동일한 인용부호로 나타내어진다.

도 1은 널리 공지된 기본적인 전류 미러의 회로도를 보여준다. 바이폴라 트랜지스터들 각각이 트랜지스터의 주 전류 경로를 정의하는 이미터 및 컬렉터를 가지며, 주 전류 경로를 통해 전류를 제어하는 제어 전극으로서 작용하는 베이스를 갖는 것이 도시된다. 전류 미러는 입력 전류 소스(4)로부터 입력 전류(I_i)를 수신하는 제 1 터미널(2)과, 미러 출력 전류(I_o)를 공급하는 제 2 터미널(6) 및 신호 그라운드(10)에 접속된 공통 터미널(8)을 갖는다. 제 1 트랜지스터(T₁)의 주 전류 경로는 제 1 터미널(2) 및 공통 터미널(8)에 사이에 배치되며, 제 2 트랜지스터(T₂)의 주 전류 경로는 제 2 터미널(6) 및 공통 터미널(8) 사이에 배치된다. 트랜지스터들(T1,T2)의 이미터는 공통 터미널(8)에 접속된다. 트랜지스터들(T1,T2)의 베이스는 상호 접속되며, 이 상호 접속된 베이스는 제 1 터미널(2)에 접속된다. 전류 미러는 제 1 터미널(2) 및 그라운드(10) 사이에 입력 캐패시터(12)를 갖는다.

전류 미러의 DC 전류 전달 특성은

이며,

여기서 β는 트랜지스터들(T1,T2)의 전류 이득이다. 이 전류 미러의 대역폭(fh)은 입력 전류(I_i)에 강하게 의존하며, 다음 식(2)으로 계산될 수 있다.

여기서 g_m=I_i/V_T은 트랜지스터(T1)의 소신호 상호컨덕턴스이며, C_i는 입력 캐패시터(12)의 캐패시턴스이며, C_be는 트랜지스터들(T1,T2)의 베이스-이미터 캐패시턴스이며, V_T는 바이폴라 트랜지스터의 열적 전압이다. 식(2)로부터, 대역폭(fh)이 입력 전류(I_i)에 직접 비례한다는 것이 명백하다. 이 의존도는 도 2에 도시된 것처럼 이미터 디제너레이션을 인가함으로써 감소될 수 있다. 디제너레이션 저항기들(14,16)은 트랜지스터들(T1,T2)의 이미터 리드선들에 각각 배치된다. 이러한 구성의 대역폭(fh)은 다음 식으로 계산될 수 있다.

여기에서 r_e=1/g_m은 트랜지스터(T1)의 저항이며, R_e는 디제너레이션 저항기(14)의 저항이다. R_e＞＞r_e인 경우, 대역폭(fh)은 캐패시터들 및 디제너레이션 저항기의 값들에 의해 주로 결정된다. 감소된 입력 전류 의존도는 도 1의 기본적인 전류 미러와 비교하여 보다 작은 대역폭, 증가된 입력 임피던스 및 보다 작은 전압 스윙을 희생시켜 얻어지는 것이다.

도 3은 공지된 개선된 전류 미러를 보여준다. 제 1 터미널(2) 및 상호 접속된 베이스들 사이의 직접적인 접속은 제 1 터미널(2)에 접속된 비반전 입력, 기준 전압 소스(18)에 접속된 반전 입력 및 상호접속된 베이스들에 접속된 출력을 갖는 이득단(GS)으로 대체된다. 이 전류 미러의 입력 임피던스(r_i)는 다음식으로 구해지며,

여기에서 A는 이득단(GS)의 이득이며, g_ml은 트랜지스터(T1)의 상호컨덕턴스다. 입력 임피던스(r_i)는 입력 캐패시터(12)의 캐패시턴스(C_i)와 함께 전류 미러의 대역폭(fh)을 결정하는 폴(pole)을 형성하며, 다음 식으로 주어진다.

식(2)의 기본적인 전류 미러의 대역폭과 비교하며, 이 대역폭(fh)은 이득(A) 및 미싱(missing) 캐패시턴스(C_be) 때문에 증가되지만, 입력 전류(I_i)에 비례한다. 이미터 디제너레이션은 대역폭, 입력 임피던스 및 전압 스윙을 동일하게 희생하여 기본적인 전류 미러와 똑같이 인가될 수 있다.

도 4는 도 3 전류 미러의 변형을 보여주며, 여기에서 이득단은 제 1 터미널(2)에 접속된 베이스, 트랜지스터들(T1,T2)의 상호 접속된 베이스들 및 바이어스 전류 소스(20)에 접속된 이미터를 갖는 이미터 팔로워 트랜지스터(EF)다. 높은 이득(A)때문에, 도 3 전류 미러의 DC 전달 특성은 다음과 같으며,

반면에, 도 4 전류 미러의 DC 전류 이득은 다음식으로 주어지며,

여기에서, I_e는 바이어스 전류 소스(20)의 전류다.

도 5는 본 발명에 따른 전류 미러를 도시한다. 트랜지스터들(T1,T2)의 상호접속된 베이스들은 바이어스 소스(22)로 바이어스된다. 전류 미러는 또한 제 1 터미널(2)에 연결된 반전 입력, 바이어스 소스(24)에 연결된 비반전 입력 및 공통 터미널(8)에 연결된 전류 출력을 갖는 상호컨덕턴스단(TS)을 갖는다. 제 1 터미널(2)의 전압은 트랜지스터(T1)의 이미터를 구동하는 상호컨덕턴스단(TS)에 의해 감지된다. 따라서, 피드백 루프는 입력 전류(I_i)와 같아질 때까지 트랜지스터(T1)를 통해 전류르 조정하도록 형성된다. 트랜지스터(T1)를 통과하는 전류는 트랜지스터(T2)에 의해 제 2 터미널(6)로 복사된다. 따라서, 이 장치의 DC 전류 전달 특성은 식(5a)에 주어진 것과 동일하다. 트랜지스터들(T1,T2)은 공통-베이스 구성으로 동작되므로 큰 대역폭을 갖는다. 상호컨덕턴스단(TS)은 또한 큰 대역폭을 가지며, 이 대역폭은 일반적으로 도미넌트(dominant) 폴이 전류 미러의 제 1 입력 터미널(2)에 위치하는 경우이다. 결과적으로, 이 구성은 단일 폴 설계에 대한 바람직한 가능성을 제공한다.

도 5 전류 미러의 입력 저항(r_i)이 다음과 같이 주어지며,

여기에서 g_m은 상호컨덕턴스단(TS)의 상호컨덕턴스다. 식(6)의 인자 2는 상호컨덕턴스단(TS)의 출력 전류가 트랜지스터들(T1,T2)에 의해 절반으로 줄어든다는 사실때문이다. 입력 전류(r_i) 및 입력 캐패시턴스(C_i)는 도 5 전류미러의 대역폭(fh)을 나타내는 폴을 형성한다. 대역폭은 다음식으로 주어지며,

상호컨덕턴스(g_m)가 입력 전류(I_i)에 독립인 경우, 대역폭(fh) 또한 입력 전류에 독립이다.

도 6은 제 1 터미널(2)에 연결된 베이스, 공통 터미널(8)에 연결된 컬렉터 및 그라운드(10)에 연결된 이미터를 갖는 트랜지스터(T3)를 갖는 상호컨덕턴스단(TS)에 대한 예를 도시한다. 바이어스 전류 소스(26)는 바이어스 전류(I_b)를 제공하기 위해서 공통 터미널(8)에 연결된다. 트랜지스터(T3)의 상호컨덕턴스(g_m)는 바이어스 전류(I_b)를 트랜지스터(T3)의 컬렉터에 부가함으로써 입력 전류(I_i)에 독립이 된다. 이 경우에, 트랜지스터(T3)의 상호컨덕턴스(g_m)는 다음 식으로 주어지며,

바이어스 전류(I_b)를 입력 전류(I_i)보다 훨씬 크게함으로써, 입력 임피던스는 입력 전류(I_i)에 따라 크게 변하지 않는다. 여분의 바이어스 전류(I_b)는 실제 전류 미러(T1-T2)를 통해 흐르지 않으며, 출력 전류(I_o)에 영향을 미치지 않는다. 즉, 전류 미러 전달 특성 및 입력 임피던스는 서로 독립적으로 최적화될 수 있다. 입력 임피던스가 입력 캐패시터(12)와 함께 대역폭을 결정하기 때문에, 이 대역폭은 입력 전류 변화에 민감하지 않으며, 개별적으로 최적화 될 수 있다. 도 6 전류 미러의 DC 전류 전달 특성은 다음 식으로 주어지며,

트랜지스터(T3)의 베이스를 제 1 터미널(2)로 직접 연결하는 대신에, 이미터 팔로워 트랜지스터(T4)는 도 7에 도시된 것처럼 그들 사이에 위치될 수 있다. 트랜지스터(T4)의 베이스는 제 1 터미널(2)에 연결되며, 트랜지스터(T4)의 이미터는 트랜지스터(T3)의 베이스를 구동한다. 바이어스 전류 소스(28)는 바이어스 전류를 트랜지스터(T4)의 이미터에 공급한다. 이미터 팔로워 트랜지스터(T4)를 갖는 이러한 구성은 보다 높은 DC 입력 전압 레벨을 희생하여 미러 회로 자체 내에 있는 제 1 터미널(2)에 보다 큰 전압 스윙을 제공한다. 도 8은 트랜지스터(T4)가 MOSFET인 대체 실시예를 도시하며, 이 MOSFET는 제 1 터미널(2)로부터 어떤 전류도 유도되지 않는다는 이점을 가지므로, (트랜지스터들(T1,T2)을 동일하다고 가정한 경우)입력 전류(I_i) 및 출력 전류(I_o) 사이에 1:1 비율을 갖는 거의 완벽한 전류 미러를 구성하게 한다.

실시예들에서는 주로 바이폴라 트랜지스터들이 도시된다. 그러나, 바이폴라 트랜지스터들 대신에, 유니폴라 또는 MOSFET 트랜지스터들이 이용될 수 있다. 이 경우에, 유니폴라 트랜지스터의 게이트, 소스, 드레인은 바이폴라 트랜지스터의 베이스, 이미터 및 컬렉터를 각각 대체한다. 트랜지스터(T2)를 공통 터미널(8) 및 부가적인 제 2 터미널(6) 사이에 복사함으로서 다수의 출력들이 가능하다.

Claims

입력 전류를 수신하는 제 1 터미널(2)과,

출력 전류를 공급하는 제 2 터미널(6)과,

공통 터미널(8)과,

제어 전극을 가지며, 상기 제 1 터미널(2) 및 상기 공통 터미널(8) 사이에 배치된 주 전류 경로를 갖는 제 1 트랜지스터(T1)와,

상기 제 1 트랜지스터(T1)의 상기 제어 전극에 접속된 제어 전극을 가지며, 상기 제 2 터미널(6) 및 상기 공통 터미널(8) 사이에 배치된 주 전류 경로를 갖는 제 2 트랜지스터(T2)를 포함하는 전류 미러에 있어서,

상기 제 1 터미널(6)에 연결된 입력 터미널을 가지며, 상기 공통 터미널(8)에 연결된 출력 터미널을 갖는 상호컨덕턴스단(TS)과,

상기 제 1 트랜지스터(T1)의 상기 제어 전극 및 상기 제 2 트랜지스터(T2)의 상기 제어 전극을 바이어스하는 바이어스 소스(22)를 더 포함하는 것을 특징으로 하는 전류 미러.
제 1 항에 있어서,

상기 상호 컨덕턴스단은 상기 제 1 터미널(2)에 연결된 제어 전극을 가지며, 상기 공통 터미널(8) 및 기준 터미널(10) 사이에 연결된 주 전류 경로를 갖는 제 3 트랜지스터(T3)를 포함하는 전류 미러.
제 2 항에 있어서,

상기 제 1 터미널(2) 및 상기 제 3 터미널(T3)의 제어 터미널 사이에 배치된 버퍼단(T4)을 더 포함하는 전류 미러.
제 3 항에 있어서,

상기 버퍼단은 전압 팔로워(follower)로서 동작하는 제 4 트랜지스터(T4) - 상기 제 4 트랜지스터는 상기 제 1 터미널(2)에 연결된 제어 전극과, 상기 제 3 트랜지스터(T3)의 상기 제어 전극에 연결된 주 전극을 갖는다 - 를 포함하는 전류 미러.
제 4 항에 있어서,

상기 제 1 내지 제 3 트랜지스터들(T1,T2,T3)은 바이폴라 트랜지스터들이며, 상기 제 4 트랜지스터(T4)는 MOSFET 트랜지스터인 것을 특징으로 하는 전류 미러.
제 2, 3, 4, 또는 5 항에 있어서,

바이어스 전류를 상기 공통 터미널(8)에 제공하기 위해서 상기 공통 터미널(8)에 연결된 바이어스 전류 소스(26)를 더 포함하는 전류 미러.