KR20010030755A

KR20010030755A - 플리커 필터링 및 오버스캔 보상

Info

Publication number: KR20010030755A
Application number: KR1020007003311A
Authority: KR
Inventors: 윌리암 에스. 허즈; 린 위초
Original assignee: 월터 디. 어마럴; 에스 쓰리 인코포레이티드
Priority date: 1997-09-29
Filing date: 1998-09-29
Publication date: 2001-04-16
Also published as: WO1999017540A1; US5990965A; DE69836748D1; EP1018259A4; DE69836748T2; EP1018259B1; JP2001518758A; AU9678798A; CA2303305C; CA2303305A1; EP1018259A1; JP4205307B2

Abstract

다수의 오리지널 라인을 동시에 플리커 필터링 및 수직 단축하여 보상 라인을 형성하는 장치에 관한 것이다. 이 장치는 계수 계산기(704) 및 라인 프로세서(700)를 포함하고, 이 둘은 제어기(706)에 의해 제어된다. 계수 계산기는 보상 계수를 라인 프로세서에 제공한다. 라인 프로세서(700)는 오리지널 라인의 가중치 부가된 합을 형성하고, 가중치 부가는 보상 계수에 결정된다. 보상 계수는 플리커 필터링 및 수직 단축을 동시에 실현하도록 선택된다. 그러므로, 가중치 부가된 합은 보상 라인이다.

Description

플리커 필터링 및 오버스캔 보상{FLICKER FILTERING AND OVERSCAN COMPENSATION}

새로운 기술을 끊임없이 개발한 결과로서, 컴퓨터, 특히 컴퓨터 모니터와 텔레비젼 간의 구별은 점점 모호해지고 있다. 즉, 컴퓨터와 텔레비젼 산업이 하나로 통합되고 있다. 예를 들어, 인터넷 및 WWW(World Wide Web)와 같은 컴퓨터 네트워크는 거의 독점적으로 컴퓨터 사상만 있었다. 그러나, 지금은 텔레비젼이 이러한 네트워크를 억세스하는 데 사용될 수도 있다. 다른 예로서, 방송 연예는 당연히텔레비젼 영역에 속했었다. 그러나, 지금은 많은 서비스 공급자들이 컴퓨터 네트워크를 통해 컴퓨터 유저에게 연예 오락을 제공한다. 이러한 통합의 결과로서, 컴퓨터에 쓰여질 컴퓨터 그래픽을 텔레비젼 상에 디스플레이할 필요성이 있다.

그러나, 컴퓨터와 텔레비젼은 일반적으로 비호환적인 그래픽 포맷을 사용한다. 예를 들어, 비인터레이스식 640 x 480 데이터 포맷은 컴퓨터 모니터 및 LED 디스플레이, 특히 데스크탑과 랩탑 버전들 사이에서 일반적으로 사용된다. 이 포맷에서는 컴퓨터 그래픽의 각 프레임이 각각 640 픽셀로 구성된 480 수평 라인으로 표시되고, 전체 프레임은 동시에 갱신된다. 이와는 대조적으로, 일반적인 텔레비젼 포맷인 NTSC 포맷에 대해 고려해보자. 이 포맷은 484개의 동적인 수평 라인으로 구성되는데, 이들 중 한 텔레비젼 수상기에서 다른 것으로 바뀌어 표시되는 실제 라인 수는 약 420 라인이다. 또한, NTSC 포맷은 인터레이스식인데, 이것은 프레임이 기수 필드와 우수 필드로 나누어져서 한 필드만이 또는 절반의 프레임만이 한번에 갱신된다는 것을 의미한다.

그 결과, 컴퓨터 그래픽을 텔레비젼 상에 디스플레이하기 위해, 컴퓨터 그래픽은 자주 플리커 필터링에 의해 영상의 질을 향상시킨다. 플리커 필터링은 비인터레이스식 포맷에서 인터레이스식 포맷으로 변환시킨 결과 생기는 가시적인 효과들을 감소시킨다. 수직 단축은 좀 더 큰 컴퓨터 포맷을 좀 더 작은 텔레비젼 포맷으로 압착시킨다. 상술된 2가지 예의 포맷을 사용하여, 컴퓨터 그래픽의 480 라인은 텔레비젼 디스플레이의 420 라인으로 맞추기 위해 수직으로 단축되어야 했다.

종래에는 로우 패스 필터와 같은 본 분야에 공지된 여러 가지 기술을 사용하여 플리커 필터링을 달성하려고 했다. 그러나, 기존의 기술에는 한가지 문제점이 있는데, 그것은 이들이 컴퓨터 그래픽을 유용한 텔레비젼 포맷으로 변환시키는 복잡성과 비용을 증가시키는 소정의 라인 버퍼를 필요로 한다는 것이다.

그러므로, 플리커 필터링과 수직폭 단축을 동시에 실행할 필요가 있다. 또한, 하드웨어 요구부분을 최소화하면서 이들 동작을 실행할 필요가 있다.

〈발명의 요약〉

본 발명에 따르면, 보상된 라인을 형성하기 위해 다수의 오리지널 라인을 동시에 플리커 필터링 및 수직 단축하는 장치는 계수 계산기, 라인 프로세서, 라인 버퍼 및 제어기를 포함하는 것이 바람직하다.

라인 프로세서는 컴퓨터 상에 디스플레이하기에 적합한 포맷으로 그래픽 데이터를 제공하는 소스로부터 오리지널 라인을 수신하고, 또한 계수 계산기로부터 보상 계수를 수신한다. 라인 프로세서는 수신된 오리지널 라인을 수신된 보상 계수와 결합하여 보상된 라인을 형성한다. 라인 프로세서의 출력은 라인 버퍼에 제공되어 저장된다. 제어기는 오리지널 라인의 라인 프로세서에 의한 수신을 보상 계수의 수신과 동기시켜, 보상된 라인을 라인 버퍼 내에 저장한다. 본 발명은 플리커 필터링 및 수직 단축이 제어기의 관리 하에 계수를 적용하는 상술된 구조를 사용하여 동시에 행해질 수 있기 때문에 특히 유리하다. 더욱이, 한 실시예에서는 프레임 버퍼 이외에 하나의 라인 버퍼만이 동시적인 플리커 필터링 및 수직폭 단축에 필요로 된다. 다른 실시예에서는 최소한의 수의 라인 버퍼가 프레임 버퍼 없이 사용된다. 또한, 본 발명에 따르면, 다수의 오리지널 라인을 동시에 플리커 필터링 및 수직 단축하는 방법은 1) 오리지널 라인을 동시에 플리커 필터링 및 수직 단축하기 위한 보상 계수를 결정하는 단계, 2) 보상 계수에 의해 결정된 오리지널 라인의 가중치로 다수의 오리지널 라인의 가중치 부가된 합을 발생시키는 단계, 및 3) 상기 가중치 부가된 합을 보상 라인으로서 사용하는 단계를 포함한다.

본 발명은 일반적으로 텔레비젼 상에 디스플레이하기 위한 컴퓨터 그래픽의 프로세싱에 관한 것으로, 더욱 구체적으로 컴퓨터 그래픽의 동시 플리커(flicker) 필터링 및 수직 단축(contraction)에 관한 것이다.

본 발명의 그 밖의 다른 장점 및 특징들은 첨부된 도면을 참조하여 설명된 본 발명의 상세한 설명 및 청구범위로부터 더욱 명백해질 것이다.

도 1은 본 발명을 포함하는 시스템의 블록도이다.

도 2는 본 발명에 따라 플리커 필터링 다음의 수직 단축에 기초하여 보상하는 제1 방법을 나타낸 신호 플로우차트이다.

도 3은 본 발명에 따라 수직 단축 다음의 플리커 필터링에 기초하여 보상하는 제2 방법을 나타내는 신호 플로우차트이다.

도 4는 도 2 및 도 3에 도시된 실시예에 따라 보상하는 프로세스를 도시한 플로우차트이다.

도 5a는 도 2에 도시된 실시예에 따라 도 4로부터 계수 및 라인 번호를 초기화하는 단계를 도시한 흐름도이다.

도 5b는 도 2에 도시된 실시예에 따라 도 4로부터 계수 및 라인 번호를 결정하는 단계를 도시한 흐름도이다.

도 6a는 도 3에 도시된 실시예에 따라 도 4로부터 계수 및 라인 번호를 초기화하는 단계를 도시한 흐름도이다.

도 6b는 도 3에 도시된 실시예에 따라 도 4로부터 계수 및 라인 번호를 결정하는 단계를 도시한 흐름도이다.

도 7은 도 1의 오버스캔 보상기의 제1의 양호한 실시예의 블록도이다.

도 8은 도 7의 라인 프로세서의 한 실시예의 블록도이다.

도 9는 도 8의 라인의 곱과 합의 양호한 실시예의 블록도이다.

도 10은 도 3에 도시된 방법에 따라 도 8의 오버스캔 보상기의 동작을 도시한 타이밍도이다.

도 11은 도 7의 라인 프로세서의 제2 실시예를 도시한 블록도이다.

도 12는 도 3에 도시된 방법에 따라 도 11의 오버스캔 보상기의 동작을 도시한 타이밍도이다.

도 13은 도 7의 라인 프로세서의 제3 실시예를 도시한 블록도이다.

도 14는 도 3에 도시된 방법에 따라 도 13의 오버스캔 보상기의 동작을 도시한 타이밍도이다.

도 15는 본 발명을 포함하는 시스템의 제2 실시예의 블록도이다.

도 1은 본 발명에 따른 시스템(30)의 블록도이다. 시스템(30)은 비디오 소스 또는 그래픽 엔진(32), 스트림 프로세서(34), 오버스캔 보상기(36), TV 인코더(37) 및 텔레비젼(38)을 포함한다. 비디오 소스(32)는 스트림 프로세서(34)에 초기의 컴퓨터 그래픽을 전송하기 위해 결합된다. 스트림 프로세서(34)는 생성중인 영상의 해상도에 의해 결정되는 바와 같이 원하는 포맷에 기초한 픽셀 값 및 사용된 컬러의 수를 차례로 발생시킨다. 이러한 스트림 프로세서의 예는 캘리포니아주 산타 클라라의 S3사에 의해 제조되고 시판된 Trio 64 및 Virge 그래픽 억셀레이터 내에 포함되어 있다. 영상의 픽셀 값은 라인으로 포맷되어 오버스캔 보상기(36)에 제공된다. 오버스캔 보상기(36)는 오리지널 라인의 플리커 필터링 및 수직 단축을 행하여 보상된 라인을 생성하고, 이들을 TV 인코더(37)에 출력시킨다. TV 인코더는 오버스캔 보상기(36)로부터 데이터(예를 들어, YUV)를 수신하여, 이것을 텔레비젼(38)에 사용하기 적절한 NTSC 또는 PAL 신호로 변환시킨다. TV 인코더(37)는 디스플레이용 텔레비젼(38)에 변환되어 보상된 라인을 전송하기 위해 결합된다.

도 2 및 도 3은 오버스캔 보상기(36)에 의해 실행된 플리커 필터링 및 수직 단축의 2가지 실시예를 도시한 신호 플로우차트이다. 이들 2가지 예에 있어서, 수직 단축은 7/8 단축되고, 플리커 필터링은 계수 (1/4, 1/2, 1/4)를 갖는 디지털 필터에 기초한다. 특정 값이 단축 및 디지털 필터에 예로서 사용될 수 있는데, 본 분야에 숙련된 기술자라면 무수한 단축 및 플리커 필터링을 제공하기 위해 단축 및 계수가 조정될 수 있다는 면에서 본 발명의 시스템 및 방법이 충분히 프로그램 가능하다는 것을 알 수 있을 것이다. 예를 들어, 프로그램가능한 계수의 바람직한 옵션은 0〈f〈1인 경우에 (½(1-f), f, ½(1-f))이다.

도 2는 오리지널 라인을 먼저 수직 단축한 다음에 플리커 필터링을 행한 제1 보상 방법을 도시한 것이다. 오리지널 라인(200)은 L1, L2 등으로 표시되고, 각각의 오리지널 라인(200)의 수직 위치는 대응하는 짧은 수평 라인(202)으로 표시된다. 라인은 기수 라인과 우수 라인으로 칭해질 수 있는데, 본 발명에서는 오리지널 프레임이 기수 라인, 즉 라인 L1에서 시작하는 것으로 했지만, 본 분야에 숙련된 기술자라면, 프레임이 우수 라인 L0에서 시작하는 경우에도 본 발명을 동일하게 적용할 수 있고, 기수 라인과 우수 라인에 대한 참조 기호는 단지 반대되는 경우를 나타낼 뿐이라는 것을 용이하게 알 수 있을 것이다.

오리지널 라인(200)은 먼저 수직 단축되어 L1', L2' 등으로 표시된 수직 단축된 라인(204)을 형성한다. 단축된 라인(204)의 수직 위치는 짧은 수평 라인(206)으로 표시된다. 그러므로, 예를 들어, 수직 단축된 라인 L1'는 오리지널 라인 L1과 수직으로 얼라인되고, 수직 단축된 라인 L2'는 이 라인이 대부분 L2로부터 형성되기 때문에 오리지널 라인 L2와 L3 사이에서 L2에 더 가깝게 위치된 수직 위치를 나타낸다. 이와 유사하게, 그 밖의 다른 수직 단축된 라인(206)은 오리지널 라인과 관련하여 위치 설정된다. 도 2는 오리지널 라인(200)의 7/8 단축에 기초하기 때문에, 8개의 오리지널 라인(200)마다 7개의 수직 단축된 라인(204)이 있다. 예를 들어, 8개의 오리지널 라인(L1 내지 L8)은 7개의 수직 단축된 라인(L1' 내지 L7')에 대응한다. 이것은 L1이 L1'와 얼라인되고, L9가 L8'와 얼라인되므로 라인 L8'를 참조함으로써 가장 잘 알 수 있다.

각각의 수직 단축된 라인(204)은 이것의 양면에 위치하는 2개의 오리지널 라인(200)의 드리프팅 바이리니어(drifting bilinear) 보간법을 사용하여 형성되는 것이 바람직하다. 예를 들어, L2'의 양면에 오리지널 라인 L2와 L3이 있으므로, L2'는 오리지널 라인 L2와 L3의 바이리니어 보간법에 의해 형성된다. L2'가 L3보다 L2에 더 가깝기 때문에, L2가 L3보다 더욱 가중화된다. 구체적으로, 도 2에 도시된 바와 같이 L2'=6/7L2+1/7L1이다. 드리프팅 바이리니어 보간법은 도 2에 도시된 바와 같이 L2' 내지 L7'의 표현식으로부터 명백해진다. 오리지널 라인(200)과 얼라인하는 L1' 및 L8'와 같은 수직 단축된 라인(204)은 도 2에 도시된 바와 같이 2개의 오리지널 라인(200)의 보간을 필요로 하지 않는다.

수직 단축된 라인(204)은 그 다음에 플리커 필터링되어 L1", L2" 등으로 표시된 보상 라인(208)을 생성한다. 인터레이스식 디스플레이의 기수 필드는 라인 L1", L3", L5" 등을 포함하는 반면, 우수 필드는 라인 L2", L4", L6" 등을 포함한다. 관련된 보상 라인(208)의 수직 위치는 도 2에 짧은 수평 라인(210)으로 표시된다. 각각의 보상 라인(208)은 수직 단축된 라인(204) 중의 한 라인과 얼라인되므로 보간이 필요 없다. 그러나, 수직 단축 라인(204)은 보상 라인(208)이 인터레이스 방식으로 디스플레이되게 되어 있기 때문에 필터링된다. 예를 들어, L1"≠L2'인 반면, L1'=1/4L1'+1/2L2'+1/4L3'이다. 이와 마찬가지로, L2"=1/4L2'+1/2L3'+1/4L4'이다. 이 실시예에 있어서, 보상 라인(208)은 계수 (1/4, 1/2, 1/4)를 갖는 필터에 의해 수직 단축된 라인(204)을 필터링함으로써 형성된다.

도 2에는 각각의 보상된 라인(208)이 오리지널 라인(200)의 항으로 표현되어 있다. 이러한 표현법을 통해 오리지널 라인(200)으로부터 바로 보상 라인(208)을 형성하면, 오리지널 라인(200)의 플리커 필터링 및 수직 단축을 동시에 효과적으로 실행할 수 있다. 중간 단계인 수직 단축 라인(204)을 형성하지 않으면, 보상 라인(208)의 형성을 가속화하여 대응하는 하드웨어 요구부분을 감소시키는 장점을 갖는다.

각 보상 라인(208)은 도 2의 표현식으로부터 알 수 있는 바와 같이 오리지널 라인(200)의 가중치 부가된 합이다. 오리지널 라인(200)이 효과적으로 먼저 수직 단축된 다음에 플리커 필터링되는 도 2의 실시예에 있어서, 보상 라인(208)은 5개 이하의 오리지널 라인(200)의 가중치 부가된 합이다. 더욱 구체적으로, 각각의 보상 라인(208)은 다음과 같이 표현될 수 있다.

여기에서, J는 보상 라인(208)의 라인 번호이고, Cn은 항 n의 계수이며, An은 항 n의 오리지널 라인(200)의 라인 번호이고, 이 n항을 모두 더하면 된다. 예를 들어, L3"를 참조하면, 라인번호 J는 3이고, 계수 Cn은 C1=5/28, C2=10/28, C3=9/28, C4=4/28이며, 라인 번호 An은 A1=3, A2=4, A3=5, A4=6이다. 본 분야에 숙련된 기술자들은 가산되는 계수와 라인번호의 패턴이 8개의 라인마다 반복되기 때문에 전체 스크린에 대한 라인 번호와 계수는 도 2에 도시된 식으로부터 생성될 수 있다는 것을 알 수 있을 것이다.

명확하게 하기 위해, "보상 계수"라는 용어는 보상된 라인(208)을 표현하는 계수를 언급하는데 사용될 수 있다. 수학식 1에서의 Cn은 보상 계수이다. 특정 예로서, L1"에 대한 보상 계수는 7/28, 12/28, 7/28, 2/28이다. "단축 계수"라는 용어는 수직 단축 라인에 사용된 계수를 언급하는데 사용될 수 있다. 도 2에서의 바이리니어 보간을 지정하는 계수 1, 6/7 및 1/7, 5/7 및 2/7 등은 단축 계수의 예이다. "플리커 계수"라는 용어는 플리커 필터 라인에 사용된 계수를 언급하는데 사용될 수 있다. 계수 (1/4, 1/2, 1/4)는 플리커 계수의 예이다. "계수"라는 용어는 계수 형태의 전후관계가 명확할 때 사용될 수 있다.

라인 번호 J 및 An은 관련된 라인에 사용될 수 있고, 인덱스 n은 수학식 1의 합 식에서 관련된 항에 사용될 수 있다. 그러나, 본 분야에 숙련된 기술자들은 그 밖의 다른 어드레싱 방법을 알 수 있을 것이다. 예를 들어, 오리지널 라인은 프레임 버퍼 내에 저장되어, 라인 번호 An이 아닌 프레임 버퍼 내의 위치에 의해 어드레스될 수 있다. 본 분야에 숙련된 기술자들은 본 발명이 대안적으로 스트림 프로세서로부터 원하는 라인 순서(불규칙한 시퀀스)로 데이터를 요청함으로써 부분적으로 소프트웨어로 실현될 수 있고, 따라서 이러한 동작을 위해 프레임 버퍼를 사용할 필요가 없게 된다는 것을 이해할 수 있을 것이다.

각각의 보상된 라인(208)은 또한 도 2에 도시된 바와 같이 인덱스 I 및 변수 D(211)에 의해 식별될 수 있다. 대략적으로 말하면, 각각의 가중치가 주어진 합마다 인덱스 I는 계수 Cn을 결정하고, 변수 D는 라인 번호 An을 결정한다. 예를 들어, 보상 라인 L1" 및 L8"는 둘다 I=1을 갖는다. 따라서, 이들은 가중치가 부가진 합마다 동일한 계수 Cn, 즉 7/28, 12/28, 7/28 및 2/28을 갖는다. 그러나, L1" 및 L8"는 다른 D값을 갖는다. 그러므로, 가중치가 부가되어 합해질 오리지널 라인(200)은 서로 다르다. L1"는 변수 D=2를 가지므로 대응하는 가중치가 부가된 합은 오리지널 라인 L1 (L[D-1]=L2-1=L1)에서부터 시작하고, L8"는 D=10을 가지므로 오리지널 라인 L9 (L[D-1]=L10-1=L9)에서부터 시작한다. 본 발명은 (½(1-f), f, ½(1-f))(여기에서, 0〈f〈1)의 계수에 대해 프로그램가능한 정의값을 사용하는 것이 바람직하다. f 값은 1/2이 바람작하지만, 그 밖의 다른 적절한 f 값으로서는 2/16, 4/16, 6/16, 10/16, 12/16, 14/16을 포함한다.

도 3은 도 2와 동일한 플리커 필터링 및 수직 단축 동작을 사용하는데, 오리지널 라인(200)을 먼저 플리커 필터링한 다음에 수직 단축을 행하는 방법에 기초한 제2 실시예를 도시한 것이다. 플리커 필터링된 라인(210)은 L1', L2' 등으로 표현되고, 이들의 수직 위치는 짧은 수평 라인(212)으로 표현된다. 플리커 필터링된 라인(210)은 오리지널 라인(200)과 얼라인되므로 보간이 필요 없다. 도 2에서와 같이, 플리커 필터 동작은 도 3에 도시된 바와 같이 플리커 필터링된 라인(210)의 표현식으로부터 명백히 알 수 있듯이 리니어 필터링이다. 플리커 필터링된 라인(210)은 도 2에서와 같은 바이리니어 보간법을 사용하여 수직 단축되어서, L1", L2" 등과 짧은 수평 라인(216)으로 표현된 보상 라인(214)을 형성한다. 수직 단축은 또한 7/8이 바람직하다. 그러므로, 7개의 보상된 라인(L1" 내지 L7")은 8개의 플리커 필터링된 라인(L1' 내지 L8')에 대응한다. 도 2에서와 같이, 인터레이스식 디스플레이의 기수 필드는 라인 L1", L3" 등을 포함하고, 우수 필드는 라인 L2", L4" 등을 포함한다.

보상된 라인(214)은 도 2에서와 같이 오리지널 라인(200)의 가중치가 부가된 합으로 표현된다. 그러므로, 수학식 1은 제2 실시예에도 적용할 수 있다. 그러나, 이 실시예에서는 가중치가 부가된 합은 4개 이하의 오리지널 라인(200)을 포함한다. 도 2와 관련하여 설명된 바와 같이, 오리지널 라인(200)으로부터 바로 보상 라인(214)을 형성하는 장점도 또한 이 실시예에 적용한다. 각 보상 라인(214)은 또한 도 2에서와 유사한 역할을 하는 인덱스 I 및 변수 D에 의해 식별될 수 있다.

도 4는 N/(N+1)의 인수에 의한 수직 단축의 일반적인 경우에 대해 도 2 및 도 3에 도시된 실시예에 따라 플리커 필터링되어 오버스캔 보상된 값을 생성하는 양호한 프로세스를 도시한 플로우차트이다. 도 2 및 도 3의 예에 있어서, 수직 단축은 7/8이었기 때문에 N=7이다. 후술되는 프로세스는 한 필드에 대한 픽셀값을 생성하는데 사용되고, 여기에서 한 필드는 영상을 제공하기 위해 텔레비젼(38)에 의해 바로 사용될 수 있는 한 프레임의 교호 라인(즉, 한 프레임의 절반 라인)에 해당한다. 그러므로, 후술되는 프로세스는 기수 필드 또는 우수 필드를 생성하는 데 사용될 수 있다. 프로세스는 인덱스 I, 변수 D 및 보상 라인 번호 J를 초기화하는 단계(400)에 의해 시작된다. 그 다음 단계(402)에서 보상 라인 J를 형성하기 위해 사용된 계수 Cn 및 오리지널 라인 번호 An이 결정된다. 보상 라인은 상기 수학식 1에 따라 단계(404)에서 형성된다. 단계(404)에 있어서, 보상 라인은 보상 라인 번호 J가 전체 라인 수보다 작은 한은 상기 수학식 1을 사용하여 형성된다. 단, J가 전체 라인 수보다 크면, 앞의 Ln 값이 보상 라인에 사용된다. 프레임의 최종 라인에 도달되면, 프레임의 끝에 도달되었기 때문에 더 큰 번호를 가진 라인에 대한 데이터는 없다. 이러한 경우에, 이전 라인에 대한 보상이 다시 사용된다. 단계(404)에서의 조건은 프레임의 최종 라인인 경우를 조절하기 위해 제공된다. 단계(404)에서 보상 라인이 형성되면, 단계(406)에서 I, D 및 J는 다음 보상 라인을 형성하기 위한 준비 중에 증가된다. I, D 및 J는 그 밖의 다른 모든 보상 라인(208 또는 214)이 인터레이스식 포맷으로 요구되기 때문에 1이 아닌 2만큼 증가된다. 비인터레이스식 포맷인 경우에는 1만큼 증가될 수 있다. 증가 단계 후에, 프로세스는 단계(408)에서 I≥N인 지를 판정한 다음에, I≥N이면 단계(410)에서 I 및 D가 조정된다. 구체적으로, I는 N만큼 감소되고, D는 1만큼 증가된다. I≥N이면, 이것은 계수가 도 2의 L7"와 L8" 사이에서 전환 시와 같이 반복하고 있다는 것을 나타내고, 인덱스는 리셋되어야 한다. 그렇지 않으면, 프로세스는 바로 단계(412)로 진행한다. 단계(412)에서는 D가 프레임(412) 내의 전체 라인 수보다 적은 지를 테스트하고, D가 프레임(412) 내의 전체 라인 수보다 적으면 단계(402)로 되돌아가서, 다음 보상 라인을 위한 계수와 라인 번호를 결정한다. 그렇지 않으면, 프로세스는 완료되고, 이 필드에서는 단계(414)에서 종료된다.

도 5a 및 5b는 각각, 도 2에 도시된 실시예에 따른 도 4의 초기화 단계(400) 및 결정 단계(402)를 도시한 플로우차트이다. 도 5a 및 5b는 오리지널 라인(200)을 먼저 수직 단축한 다음에 플리커 필터링하는 방법에 기초한 실시예를 상세하게 도시한 것이다. 이제 도 5a를 참조하면, 초기화 단계(400)는 단계(502)에서 필드가 기수인지 우수인지를 결정하는 단계(502)에 의해 시작된다. 기수 필드가 형성되고 있으면, 이 방법은 단계(504)로 진행하고, 여기에서 I, D 및 J는 I=1, D=2 및 J=1로 설정된다. 한편, 단계(502)에서 우수 필드가 형성되고 있다고 판단되면, 이 방법은 단계(506)로 진행하여 I=2, D=3 및 J=2로 값을 설정한다. 단계(504) 또는 단계(506)를 실행한 후에, 이 방법은 단계(402)로 진행한다. 본 분야에 숙련된 기술자들은 I, D 및 J의 값이 단축 및 보상의 양에 기초하여 초기화될 수 있는 방법을 알 수 있을 것이다.

도 5b를 참조하면, 계수 Cn 및 라인 번호 An을 결정하는 단계(402)는 I=0인 지를 판단하는 단계(508)에서 시작된다. I=0이면, 계수 및 라인 번호는 단계(510 및 512)를 실행함으로써 주어지고, 이 방법은 단계(510)으로 진행한다. 단계(510)에서는 C1 내지 C5의 값이 다음 식: C1=1/(4N), C2=(N-1)/(4N), C3=(2N)/(4N), C4=(N-1)/(4N), C5=1/(4N)을 사용하여 계산된다. 다음 단계(512)에서는 A1 내지 A5의 값이 다음 식: A1=D-2, A2=D-1, A3=D, A4=D+1, A5=D+2를 사용하여 계산된다. 단계(512)가 끝난 후에는 단계(404)로 진행한다. I값이 0이 아닌 경우에는 단계(520)으로 진행하고, 여기에서는 I가 I=n-1인 지를 판단한다. I가 n-1과 같으면, 계수 및 라인 번호는 단계(514 및 516)를 실행하여 주어진다. 먼저 단계(514)에서는 C1 내지 C5의 값이 다음 식: C1=(N-I+1)/(4N), C2=(2N-I-1)/(4N), C3=(N+I-1)/(4N), C4=(I+1)/(4N), C5=0을 사용하여 계산된다. 계수 C5=0은 가중치가 부가된 합이 항상 5개의 항을 포함할 수 있도록 블럭(514) 내에 포함된다. 다음 단계(516)에서는 A1 내지 A5의 값이 다음 식: A1=D-1, A2=D, A3=D+1, A4=D+2, A5=D+3을 사용하여 계산된다. 단계(520)에서 I가 n-1과 같다고 판단되었으면, 단계(516)으로 진행하기 전에 단계(518)을 실행한다. 단계(516)에서는 C1 내지 C5의 값이 다음 식: C1=(N-I-1)/(4N), C2=(2N-I-1)/(4N), C3=(2I)/(4N), C4=(N)/(4N), C5=0을 사용하여 계산된다. 단계(518) 후에는 A1 내지 A5의 값이 상술된 바와 같이 계산된다. 단계(516)이 끝난 후에는 단계(404)로 진행한다. 본 분야에 숙련된 기술자들은 이들 계수가 다른 레벨의 단축 및 (1/4, 1/2, 1/4) 이외의 플리커 필터링 값으로 유사하게 생성될 수 있는 방법을 알 수 있을 것이다.

도 6a 및 6b는 오리지널 라인(200)을 먼저 플리커 필터링한 다음에 수직 단축하는 방법에 기초한 도 3에 도시된 두 번째 방법에 따른 도 4의 초기화 단계(400) 및 결정 단계(402)를 도시한 플로우차트이다. 도 6a를 참조하면, 초기화 단계는 3가지 단계를 포함한다. 이 방법은 필드가 기수인지 우수인지를 결정하는 단계(502)에 의해 시작된다. 단계(602)에서 필드가 기수 필드라고 판단되면, 프로세스는 단계(604)로 진행하고, 여기에서 변수 I, D 및 J는 I=0, D=2 및 J=1로 설정된다. 한편, 단계(602)에서 필드가 우수 필드라고 판단되면, 프로세스는 단계(606)로 진행하여 변수를 I=1, D=3 및 J=2로 값을 설정한다. 단계(604) 또는 단계(606) 후에는 단계(402)로 진행한다.

도 6b를 참조하면, 계수 및 라인 번호를 결정하는 단계(402)는 도시된 서브 단계에 의해 정해진다. 먼저 단계(618)에서는 I=0인 지를 판단한다. I=0이면, 단계(612)로 진행하기 전에 단계(614)에서 C1 내지 C4의 값을 각각 1/4, 1/2, 1/4, 0이 되게 설정한다. 한편, I가 0이 아니면, 단계(610)으로 진행하여, 다음 식: C1=(N-I)/(4N), C2=(2N-I)/(4N), C3=(N+I)/(4N), C4=(I)/(4N)을 사용하여 C1 내지 C4의 값을 결정한다. 단계(610) 또는 단계(614) 후에는 단계(612)에서 A1 내지 A4의 값이 다음 식: A1=D-1, A2=D, A3=D+1, A4=D+2를 사용하여 계산된다. 단계(612)가 끝난 후에는 단계(404)로 진행한다.

도 7 내지 도 14는 도 2 내지 6에서 설명된 방법이 사용될 수 있는 장치를 도시한 것이다. 이들 장치 및 동작은 도 3에 도시된 방법을 사용하여 기수 필드를 형성하는 상황에서, 더욱 구체적으로 도 3의 보상 라인 L1", L3" 등을 형성하는 상황에서 설명된다. 그러나, 다음 장치는 이러한 특정 상황에 제한되지 않고, 우수 필드 또는 여러 가지 다른 상황을 만들어내는 데 사용될 수 있다는 것을 알기 바란다.

도 7은 스트림 프로세서(34)와 텔레비젼(38) 사이에 결합된 오버스캔 보상기(36)의 양호한 실시예를 도시한 블록도이다. 오버스캔 보상기(306)는 라인 프로세서(700), 출력 라인 버퍼(702), 계수 계산기(704) 및 제어기(706)를 포함하는 것이 바람직하다. 라인 프로세서(700)는 스트림 프로세서(34)로부터 신호 라인(730)을 통해 오리지널 라인(200)을 수신하고, 계수 계산기(704)로부터 신호 라인(740)을 통해 계수 Cn을 수신하도록 연결된다. 라인 프로세서(700)는 또한 신호 라인(750) 상의 보상 라인을 디스플레이용 텔레비젼(38)에 전송하도록 연결된 출력 라인 버퍼(702)로 신호 라인(752)을 통해 보상 라인을 보내도록 연결된다. 제어기(706)는 제어 신호 라인(753, 754, 755)을 통해 각각 라인 프로세서(700), 출력 라인 버퍼(702) 및 계수 계산기(704)를 제어하기 위해 연결된다.

일반적으로, 라인 프로세서(700)는 스트림 프로세서(34)로부터 신호 라인(730)을 통해 오리지널 라인을 수신하고, 계수 계산기(704)로부터 라인(740)을 통해 대응하는 계수를 수신한다. 그 다음 라인 프로세서(700)는 계수에 따라 라인(200)에 가중치를 부가하는 오리지널 라인(200)의 가중치 부가된 합을 형성한다. 가중치가 부가된 합은 라인(752) 상에 인가된 보상 라인이고, 그 다음에 출력 라인 버퍼(702)에 전송된다.

예를 들어, 도 3의 보상 라인 L1"를 참조하면, 라인 프로세서(700)는 스트림 프로세서(34)로부터 오리지널 라인 L1을 수신하고, 계수 계산기(704)로부터 계수 7/28을 수신한 다음에, 이 2개를 곱해서 부분 합 7/28L1을 형성하여 그 결과치를 내부에 저장한다. 라인 프로세서(700)는 그 다음에 스트림 프로세서(34)로부터 오리지널 라인 L2를 수신하고, 계수 계산기(704)로부터 계수 14/28을 수신한다. 라인 프로세서(700)는 그 다음에 이들의 적 14/28L2를 형성하고 이 값을 기존의 부분합 7/28L1에 더해서 새로운 부분합 7/28L1+14/28L2를 형성한다. 이 프로세스는 보상 라인 L1"의 완전한 부분합이 형성될 때까지 반복된다. 라인 프로세서(700)는 그 다음에 보상 라인(752)이기도 한 완성된 부분합을 출력 라인 버퍼(702)에 전송하여 텔레비젼(38) 상에 디스플레이한다.

제어기(706)는 제어 신호 라인(753, 754, 755)을 통해 이 과정을 제어한다. 신호 라인(753)은 라인 프로세서(700)의 여러 가지 실시예와 관련하여 더욱 상세하게 후술될 것이다. 라인 버퍼(702)로/로부터의 전송은 제어 신호(754)에 의해 제어되고, 이 제어 신호는 전형적으로 라인 버퍼(702)에 대한 기록-인에이블 및 판독-인에이블 신호를 포함한다. 제어 신호(755)는 계수 계산기(704)가 올바른 계수(740)를 라인 프로세서(700)에 제공할 수 있게 한다. 신호(755)는 타이밍 신호뿐만 아니라 인덱스 I, 변수 D를 포함할 수 있다.

제어기(706)는 여러 가지 형태로 실현될 수 있다. 예를 들어, 이것은 실리콘 내에 직접 구현된 유한 상태 머신일 수 있다. 대안적으로, 이것은 하드웨어와 소프트웨어의 조합, 또는 범용 마이크로제어기 내에 구현된 소프트웨어일 수 있다. 그 밖의 다른 실시예도 상술된 동작과 후술되는 타이밍도에 기초하여 본 분야에 숙련된 기술자들에게 명백해질 것이다.

계수 계산기(704)도 유사하게 여러 가지 형태로 실현될 수 있다. 한 예로서, 계수 계산기(704)는 하드웨어 또는 소프트웨어의 룩업(look-up) 테이블이다. 대안적으로, 계수 계산기(704)는 도 5b 또는 도 6b의 방법에 따라 계수를 실제로 계산할 수 있다. 그 밖의 다른 실시예도 후술되는 설명으로 명백해질 것이다.

도 8은 라인 프로세서(700)의 한 실시예를 도시한 블록도이다. 명확하게 하기 위해, 전체적인 오버스캔 보상기(36)가 도시되고, 편리성과 이해를 돕기 위해 동일 부분에는 동일 부호를 사용하였다. 라인 프로세서(700)는 라인 승산 및 가산 회로(800) 및 라인 페치(fetch) 제어기(802)를 포함한다. 라인 승산 및 가산 회로(800)는 라인(850)을 통해 라인 페치 제어기(802)로부터 오리지널 라인(200)을 수신하고, 라인(740)을 통해 계수 계산기(704)로부터 계수를 수신하도록 연결된다. 라인 승산 및 가산 회로(800)는 또한 신호 라인(752)을 통해 출력 라인 버퍼(702)에 보상 라인을 출력시키도록 연결된다. 이 라인 승산 및 가산 회로(800)는 제어 신호(852)를 제어기(706)로부터 수신하도록 연결된다. 라인 페치 제어기(802)는 신호 라인(854)에 의해 연결되어 라인 번호를 스트림 프로세서(34)로 보내고, 또한 신호 라인(730)을 통해 스트림 프로세서(34)로부터 대응하는 오리지널 라인(200)을 수신하도록 연결된다. 라인 페치 제어기(802)는 또한 신호 라인(856)을 통해 제어기(706)로부터 제어 신호를 수신하도록 연결된다.

도 9는 도 8의 라인 승산 및 가산 회로(800)의 양호한 실시예를 도시한 블록도이다. 라인 승산 및 가산 회로(800)는 승산기(900), 가산기(902), 내부 라인 버퍼(904) 및 멀티플렉서(906)를 포함하는 것이 바람직하다. 승산기(900)는 라인 페치 제어기(802)로부터 라인(850) 상의 오리지널 라인(200)을 수신하도록 연결된 제1 입력, 및 계수 계산기(704)로부터 라인(740)에 의해 계수를 수신하도록 연결된 제2 입력을 갖는다. 가산기(902)는 이와 유사하게 제1 및 제2 입력을 갖는다. 가산기(902)의 제1 입력은 승산기(900)의 출력에 연결되어 승산기(900)에 의해 생성된 적을 수신하고, 가산기(902)의 제2 입력은 멀티플렉서(906)로부터의 출력에 연결된다. 가산기(902)의 출력은 내부 라인 버퍼(904)의 입력에 연결되고, 라인(752)을 통해 출력 라인 버퍼(702)에 보상 라인을 보내기 위해 라인 승산 및 가산 회로(800)의 외부 출력을 제공한다. 내부 라인 버퍼(904)의 출력은 멀티플렉서(906)의 한 입력에 연결되고, 멀티플렉서의 다른 입력은 상수 0의 입력을 수신한다. 내부 라인 버퍼(904) 및 멀티플렉서(906)는 신호 라인(852)을 통해 제어기(706)로부터 제어 신호를 수신한다. 신호 라인(852) 상의 제어 신호는 전형적으로 내부 라인 버퍼(904)를 제어하기 위한 라인(954) 및 멀티플렉서(906)의 제어 입력에 연결된 선택 신호 라인(956) 상의 판독 인에이블 및 기록 인에이블 신호로 구성된다.

라인 승산 및 가산 회로(800)는 다음과 같은 방식으로 완성된 부분 합을 생성한다. 도 3의 보상 라인 L1"을 다시 참조하면, 승산기(900)는 먼저 오리지널 라인 L1 및 계수 7/28을 수신한다. 승산기(900)는 이들 2값을 승산하여, 그 적 7/28L1을 자신의 출력에 형성한다. 가산기(902)는 이 값을 수신하여 멀티플렉서(906)에 의해 제공된 0을 가산한다. 그 다음, 가산기(902)의 출력은 부분 합 7/28L1로서 내부 라인 버퍼(904)에 기록된다. 그 다음에, 승산기(900)는 오리지널 라인 L2 및 계수 14/28을 수신한다. 승산기(900)는 이들 2값의 적을 형성하여 가산기(902)의 제1 입력으로 보낸다. 멀티플렉서(906)는 자신의 출력에 내부 라인 버퍼(904)의 출력을 연결하여, 제2 입력에서의 부분합 7/28L1을 가산기(902)에 나타낸다. 가산기(902)는 적 14/28L2를 기존의 부분합 7/28L1과 가산하여 새로운 부분합 7/28L1+14/28L2를 형성하고, 이것은 내부 라인 버퍼(904)에 기록된다. 이 프로세스는 보상 라인(752)이 출력 라인 버퍼(702)에 기록되는 시간에, 완전한 부분 합이 형성될 때까지 반복된다.

도 10은 도 8-9의 오버스캔 보상기(36)의 동작을 더욱 상세하게 도시한 타이밍도이다. 라인 번호는 라인 페치 제어기(802)로부터 스트림 프로세서(34)로 보내지고, 오리지널 라인(200)은 이에 응답하여 라인(730) 상으로 복귀된다. 계수는 라인(740) 상에 제공되고, 라인 승산 및 가산 회로(800)에 의해 수신된다. 라인(954, 956) 상의 내부 라인 버퍼 기록 인에이블 및 판독 인에이블 신호는 내부 라인 버퍼(904)로의 기록 및 판독을 제어한다. 라인(754) 상의 출력 라인 버퍼 기록 인에이블 및 판독 인에이블 신호는 이와 유사하게 출력 라인 버퍼(702)를 제어한다. 신호 라인(750) 상에 제공된 보상 라인은 디스플레이용 텔레비젼(38)에 보내진다.

도 8-9의 실시예의 동작은 스트림 프로세서(34)로부터의 오리지널 라인(200)의 랜덤 페칭에 기초한 것이다. 즉, 라인 페치 제어기(802)는 스트림 프로세서(34)로부터 오리지널 라인(200)을 임의의 순서로 페치할 수 있다. 이 실시예는 하나의 라인 승산 및 가산 회로(800) 및 라인 버퍼(702)만을 필요로 한다는 장점을 가지지만, 라인 페치 제어기(802) 내부가 조금 복잡해진다.

도 3을 또 참조하면, L1"를 형성하기 위해 라인 페치 제어기(802)는 계수 계산기(704)가 대응하는 계수 C1-C4를 공급하는 동안에 오리지널 라인 L1-L4를 페치해야 한다. 엄격하게 말하자면, 라인 L1-L3 및 계수 C1-C3만이 L1"를 형성하는데 요구되고, 제4 라인 및 계수는 가중치가 부가된 합이 항상 4개의 항을 포함하도록 페치된다. C4는 단순히 0으로 설정된다.

도 10을 참조하면, 라인 페치 제어기(802)는 라인 번호 1-4를 라인(854)를 통해 스트림 프로세서(34)로 보냄으로써(1002) 라인 L1-L4를 페치한다. 스트림 프로세서(34)는 라인(730)을 통해 라인 번호 L1-L4를 라인 페치 제어기(802)에 보냄으로써 응답하고, 제어기(802)는 이들 라인을 라인 승산 및 가산 회로(800)로 보낸다. 계수 계산기(704)는 계수 C1-C4를 신호 라인(740)을 통해 라인 승산 및 가산 회로(800)로 동시에 공급한다(1006). 라인 승산 및 가산 회로(800)는 신호 라인(94) 상에 나타낸 내부 라인 버퍼 기록 인에이블 및 판독 인에이블 신호에 의해 제어됨에 따라 상술된 부분 합 프로세스를 통해 보상 라인 L1"를 형성한다(1008). 완전한 부분 합이 얻어지면, 이것은 출력 라인 버퍼(702)에 기록된다(1010). 보상 라인 L1"(750)는 그 다음에 출력 라인 버퍼(702)로부터 디스플레이용 텔레비젼(38)으로 판독될 수 있다(1012). 보상 라인은 4개의 입력 라인 기간동안 연장하는 것으로 도 10에 도시되었지만, 본 분야에 숙련된 기술자들은 보상 라인(1012)의 시작과 끝 부분이 비어 있다는 것을 깨달을 수 있을 것이다.

L1"가 형성된 후에, 오버스캔 보상기(36)는 아날로그 형식으로 L3"를 형성하도록 진행한다. 이것은 라인 번호 3-6을 스트림 프로세서(34)로 보냄으로써(1014) 시작된다. L3" 후에, 오버스캔 보상기(36)는 라인 번호 5-8을 스트림 프로세서(34)로 보내서 보상 라인 L5"를 형성한다. 이 프로세스는 전체 기수 필드가 형성될 때까지 반복된다. 이 실시예에서, 보상 라인은 순차적으로 형성된다. L1"가 형성된 다음에, L3"가 형성되고, 그 다음에 L5" 등이 형성된다.

타이밍도로 도시된 바와 같이, 계수 및 오리지널 라인은 속도가 4배로 제공되고, 4개의 연속적인 클럭 사이클 후에 보상 라인이 형성되는 파이프라인식 순서로 제공된다. 제어기(706)에 부과된 부수적인 복잡성은 오리지널 라인 L1, L2, L3, L4, L3, L4, L5, L6, L5, L6, L7, L8, ...의 검색으로 적절하게 시간이 맞춰진 C1, C2, C3, C4, C1 ...의 반복적인 순서로 계수를 제공하는 것이다. 본 분야에 숙련된 기술자들은 본 발명이 입력 라인 속도가 출력 라인 속도의 4배인 한은 소정의 표준 포맷에 적합하다는 것을 알 수 있을 것이다.

도 10으로부터, 4개의 오리지널 라인(730)이 형성된 각 보상 라인(750)마다 수신되어야 한다는 것을 알 수 있다. 따라서, 출력 속도를 지원하기 위해, 오리지널 라인(730)에 대한 입력 라인 속도는 최소한 4배 더 빠르게 클럭되어야 한다. 본 분야에 숙련된 기술자들은 본 발명이 프레임 당 더 높거나 더 낮은 밀도를 갖는 비디오 포맷에 대해 더 빠르거나 더 늦은 다양한 클럭 속도에 적용될 수 있다는 것을 알 수 있을 것이다.

도 11은 라인 프로세서(700a)의 다른 실시예를 도시한 블록도이다. 이 실시예에서, 라인 프로세서(700a)는 2개의 라인 승산 및 가산 회로(800A 및 800B)를 포함한다. 각각의 라인 승산 및 가산 회로(800A 및 800B)는 도 9에 도시된 형태로 되어 있다. 각각의 라인 승산 및 가산 회로(800A-800B)는 스트림 프로세서(34)로부터 오리지널 라인(200)을 수신하기 위해 신호 라인(730)에 결합된 한 입력, 및 계수 계산기(704)로부터 계수를 수신하기 위해 각각 라인(740A, 740B)에 결합된 제2 입력을 갖는다. 각각의 승산 및 가산 회로(800A-800B)는 또한 신호 라인(750)을 통해 보상 라인을 출력 라인 버퍼(702)에 출력시키고, 제어기(706)로부터 각각의 판독 인에이블 및 기록 인에이블 신호(954A 및 954B)를 전형적으로 포함하는 제어 신호(852)를 수신하도록 연결된다. 이 실시예의 나머지 구성 성분은 도 8에 도시된 것과 동일하고, 동일 부분은 동일한 기능성을 갖는 동일한 회로를 나타낸다.

이 실시예는 스트림 프로세서(34)로부터 순차적으로 오리지널 라인을 수신하는 방법에 기초한 것이다. 즉, 스트림 프로세서(34)는 특정 프레임의 모든 오리지널 라인이 출력될 때까지 라인 L1, 다음에 L2, 다음에 L3 등을 출력한다. 이 실시예는 몇몇 보상 라인을 병렬로 계산함으로써 동작된다. 도 3을 참조하면, 소정의 한 오리지널 라인이 2개 이하의 보상 라인의 계산에 사용된다는 것을 알 수 있다. 예를 들어, 오리지널 라인 L5는 L2"-L5"의 표현식에서만 나타난다. 그러나, 인터레이스된 출력이 기수 또는 우수 보상 라인만을 사용할 수 있기 때문에 이들 4개의 보상 라인 중 2개만이 보상기(36)에 의해 형성될 수 있다. 이 실시예는 오리지널 라인을 페치하는 제어가 간단하고 클럭킹 요구조건이 대체로 느리다는 장점을 갖지만, 병렬 하드웨어를 필요로 한다.

도 12는 도 11의 오버스캔 보상기(36)의 동작을 도시한 타이밍도이다. 신호 라인(730) 상의 오리지널 라인(200)은 신호(754) 상에서 기록 및 판독 인에이블 신호를 출력하고, 라인(750) 상의 보상 라인 출력은 도 10에서와 동일하다. 그러나, 도 11의 실시예는 2개의 라인 승산 및 가산 회로(800A-800B)를 갖는다. 따라서, 도 12는 2개의 기록 및 판독 인에이블 신호(954A-954B)를 포함하여 각 라인 승산 및 가산 회로(800A-800B)의 각각의 내부 라인 버퍼를 제어하고, 또한 2개의 계수 신호 라인(740A-740B)을 포함하여 각 라인 승산 및 가산 회로(800A-800B)에 하나의 계수를 제공한다.

도 12를 참조하면, 라인 승산 및 가산 회로(800A)는 오리지널 라인 L1-L4를 수신하고(1202), 또한 대응하는 계수 C1-C4를 수신한다(1204). 그 다음 제1 라인 승산 및 가산 회로(800A)는 이들 입력으로부터 보상 라인 L1"를 형성한다. L1"의 완성된 부분 합이 형성되면, 이것은 출력 라인 버퍼(702)에 기록되고(1206), 그 다음에 텔레비젼(38)으로 전송된다(1208). 중복된 시간에, 제2 라인 승산 및 가산 회로(800B)는 보상 라인 L3"를 형성한다. 제2 라인 승산 및 가산 회로(800B)는 라인 L3-L6을 수신하고(1210), 또한 계수 C1-C4를 수신한다(1212). 제2 라인 승산 및 가산 회로(800B)는 텔레비젼(38)에 후속적으로 출력되도록(1216) 출력 라인 버퍼(702)에 전송하는(1214) 보상 라인 L3"를 형성한다. 시간의 중복은 예를 들어 L3이 스트림 프로세서(34)에 의해서만 전송되기 때문에 발생한다. 그러므로, 라인 전송 시에, 제1 및 제2 라인 승산 및 가산 회로(800A 및 800B)는 이들의 대응하는 보상 라인을 형성하도록 수신해야 한다. 제1 라인 승산 및 가산 회로(800A)는 보상 라인 L1"를 형성한 후에, 라인 L5-L8을 수신하고(1218) 또한 계수 C1-C4를 수신함으로써(1220) 보상 라인 L5"를 형성한다. 이 프로세스는 전체 필드가 형성될 때까지 계속된다. 도 8-10에서, 오리지널 라인(730)의 픽셀은 16개의 오리지널 라인마다 7개의 보상 라인이 형성되기 때문에 보상 라인이 출력되는 속도보다 16/7배 더 빠른 라인 속도로 클럭해야 한다.

다른 구현 방법은 프레임 버퍼 내로 모든 라인 데이터를 기록하는 것이다. 이 경우에, 프레임 버퍼로부터의 독출 및 프레임 버퍼로의 기입은 강제적으로 구속되는 것은 아니다. 한 필드가 형성되면, 라인 데이터는 프레임 버퍼로부터 단순히 독출된다. 이것을 실현하는 예시적인 실시예가 도 15에 도시되어 있다.

도 13을 참조하면, 라인 프로세서(700c)의 또 다른 실시예가 도시되어 있다. 제3 실시예에서, 라인 프로세서(700c)는 도 9에서의 형태로 될 수 있는 라인 승산 및 가산 회로(800C), 및 3개의 라인 버퍼(1300A, 1300B 및 1300C)를 포함한다. 라인 승산 및 가산 회로(800C)는 라인 버퍼(1300A-C)가 결합되는 신호 라인(1302)을 통해 오리지널 라인(200)을 수신하고, 계수 계산기(704)로부터 라인(74)을 통해 계수를 수신하도록 결합된다. 또한, 라인 승산 및 가산 회로(800C)는 라인(752) 상의 보상 라인을 출력 라인 버퍼(702)로 출력시키고, 제어기(706)로부터 라인(852)을 통해 제어 신호를 수신하도록 결합된다. 각각의 라인 버퍼(1300A-C)는 또한 오리지널 라인(200)을 수신하도록 결합되고, 스트림 프로세서(34)로부터 라인(730)에 결합된 입력, 및 제어기(706)로부터 신호 라인(1304A-C) 상의 제어 신호를 수신하도록 결합된 각각의 제어 입력을 갖는다.

이 실시예에서, 스트림 프로세서(34)는 도 11의 실시예에서와 같이 오리지널 라인(200)을 순차적으로 다시 출력한다. 그러나, 도 11의 실시예에서와 같이, 몇몇 보상 라인을 병렬로 계산하지 않고, 이 실시예는 가장 최근에 수신된 오리지널 라인(730)을 라인 버퍼(1300A-C) 내에 순환 체제로 저장한다. 그 다음, 라인 승산 및 가산 회로(800C)는 도 8의 실시예에서처럼 보상된 라인을 차례로 형성하지만, 도 8의 경우에서처럼 스트림 프로세서(34)로부터가 아니라 라인 버퍼(1300A-C)로부터 요구된 오리지널 라인을 검색한다. 이 실시예는 도 11의 실시예에 비해 하나의 라인 승산 및 가산 회로(800)만을 필요로 한다는 장점을 갖지만, 더욱 많은 라인 버퍼(1300A-C)를 필요로 하고 라인 버퍼(1300A-C)에 판독하고 기록하기 위해 더욱 복잡한 제어를 해야 한다. 도 8의 실시예에 비해, 이 실시예는 스트림 프로세서(34)로부터 오리지널 라인(730)을 페치하는 제어가 간단하다는 장점을 갖는다.

도 14는 도 13의 오버스캔 보상기(36)의 동작을 설명하는 타이밍도이다. 라인(730) 상의 오리지널 라인, 라인(740) 상의 계수, 라인(954)(라인(852)의 일부) 상의 기록 및 판독 인에이블 신호, 출력 기록 및 판독 인에이블 신호(754) 및 보상 라인(750)은 도 10에서와 동일하다. 3개의 기록 및 판독 인에이블 신호(1304A-C)는 3개의 라인 버퍼(1300A-C)의 동작을 각각 제어한다.

도 14에서, 기록 인에이블 신호(1304A-C)는 라인 버퍼(1300A-C)로 특정 오리지널 라인(200)이 기록되는 것을 나타낸다. 예를 들어, 라인 L1은 라인 버퍼(1300A)에 기록되고(1400), L2는 버퍼(1300B)에 기록되며(1402), L3은 버퍼(1300C)에 기록되고(1404), L4는 버퍼(1300A)에 기록되어(1406) L1 위에 기록된다. 보상 라인 L1", L3" 등의 형성은 라인 버퍼(133A-C)로의 판독 인에이블 신호(1304A-C), 및 라인 승산 및 가산 회로(800C)로 보내진 계수(740)를 참조함으로써 이해될 수 있다. 라인 승산 및 가산 회로(800C)는 먼저 라인 버퍼(1300A)로부터 라인 L1을 수신하고(1408), 계수 C1을 수신하며(1410), 제1 부분 합을 형성하기 위해 2개의 라인을 결합함으로써 보상 라인 L1"를 형성한다. 라인 승산 및 가산 회로(800C)는 그 다음 라인 버퍼(13300B)로부터 라인 L2를 수신하고(1412), 계수 C2를 수신하며(1414), 이들을 이전의 부분 합과 결합함으로써 다음 부분 합을 형성한다. 보상 라인 L1"는 라인 버퍼(1300C)로부터 라인 L3을 수신하고(1416), 라인 버퍼(1300A)로부터 라인 L4를 수신하며(1418), 이들 라인을 이들의 대응하는 계수와 결합함으로써 완성된다. 그 다음, 라인 L1"의 완성된 부분합은 출력 라인 버퍼(702)로 출력되고(1420), 그 다음에 텔레비젼(38)으로 전송될 수 있다(1422).

이와 마찬가지로, 보상 라인 L3"는 기간 1424 동안에 형성될 수 있고, L5"는 기간 1426 동안에 형성될 수 있다. 오리지널 라인(730)에 대한 픽셀은 도 12와 관련하여 설명되었던 것과 같은 이유로 인하여 보상 라인이 출력되는 속도보다 16/7배 빠른 라인 속도로 클럭되어야 한다. 타이밍이 충족될 수 없으면, 모든 라인 데이터는 프레임 버퍼 내로 저장될 수 있고, 그 다음에 독출될 수 있다. 독출 및 기입 속도는 너무 엄격하게 제한되는 것은 아니므로, 보다 덜 민감하다.

본 발명은 소정의 양호한 실시예에 대해 상세하게 설명되었지만, 다른 실시예도 가능하다. 예를 들어, 본 발명은 본 분야에 공지된 기술을 사용하여 반도체 장치 상의 집적 회로 내에 내장될 수 있다. 그러므로, 첨부된 청구범위의 정신 및 범위는 본 명세서에 포함된 양호한 실시예의 설명에 국한되는 것은 아니다.

Claims

다수의 오리지널 라인들을 동시에 플리커(flicker) 필터링 및 수직 단축시키는 장치에 있어서,

계수 신호를 생성하여 출력하는 계수 계산기;

상기 계수 계산기로부터 보상 계수를 수신하도록 결합되고 오리지널 라인을 수신하도록 되어 있으며, 상기 수신된 오리지널 라인을 상기 수신된 보상 계수와 결합시켜 보상 라인을 형성하는 라인 프로세서; 및

상기 계수 계산기와 상기 라인 프로세서를 제어하도록 결합되어, 상기 라인 프로세서에 의해 오리지널 라인의 수신과 보상 계수의 수신을 동기시키는 제어기

를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 제어기는 유한 상태 머신 제어기인 것을 특징으로 하는 장치.
제1항에 있어서, 상기 라인 프로세서로부터 상기 보상 라인을 수신하도록 결합된 출력 라인 버퍼를 더 포함하고,

상기 제어기는 상기 출력 라인 버퍼를 제어하도록 결합되어, 상기 라인 프로세서로부터 상기 출력 라인 버퍼로의 보상 라인들의 전송을 제어하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 라인 프로세서는 오리지널 라인을 수신하도록 되어 있고 상기 계수 계산기로부터 상기 보상 계수 신호들을 수신하도록 결합되어 있는 라인 승산 및 가산 회로를 포함하고, 상기 라인 승산 및 가산 회로는 상기 수신된 오리지널 라인들과 상기 수신된 보상 계수 신호들의 적(product)으로부터 부분합을 형성하는 것을 특징으로 하는 장치.
제4항에 있어서, 상기 라인 승산 및 가산 회로는,

오리지널 라인 및 보상 계수 신호를 수신하도록 결합되어, 상기 수신된 오리지널 라인과 상기 수신된 보상 계수의 적을 형성하는 승산기;

제1 입력 -상기 제1 입력은 상기 승산기로부터의 적을 수신하도록 결합됨- 및 제2 입력을 가지며, 상기 제1 입력과 제2 입력에서의 값을 가산하여 부분합을 형성하는 가산기;

상기 부분합을 수신하도록 가산기에 결합된 내부 라인 버퍼; 및

상기 부분합을 수신하도록 결합된 제1 입력, 제로(0) 입력을 수신하도록 결합된 제2 입력 및 상기 가산기의 제2 입력에 결합된 출력을 구비하며, 상기 제어기에 결합되어 있어, 상기 제어기로부터의 제어 신호에 응답하여 상기 부분합 또는 상기 제로 입력중 어느 하나에 상기 가산기의 다른 입력을 결합시키는 멀티플렉서

를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 라인 프로세서는,

제어 신호에 응답하여 생성된 라인 번호의 출력에 응답하여 오리지널 라인을 수신하도록 되어 있고, 제어 신호를 수신하기 위해 상기 제어기에 결합되어 있는 라인 페치(fetch) 제어기; 및

상기 라인 페치 제어기로부터 오리지널 라인들을 수신하도록 결합된 라인 승산 및 가산 회로

를 더 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,

상기 라인 프로세서는 다수의 라인 승산 및 가산 회로를 더 포함하고,

각각의 라인 승산 및 가산 회로는 오리지널 라인들을 수신하도록 되어 있고, 상기 계수 계산기로부터 상기 보상 계수 신호를 수신하도록 결합되어 있으며, 다수의 보상 라인들을 병렬로 형성하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 라인 프로세서는

각각이 스트림(streams) 프로세서로부터 오리지널 라인들을 수신하도록 되어 있고, 상기 제어기에 의해 각각 제어되는 다수의 리인 버퍼; 및

상기 다수의 라인 버퍼들로부터 오리지널 라인들을 수신하도록 결합된 라인 승산 및 가산 회로

를 더 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 라인 프로세서는 상기 수신된 오리지널 라인들의 가중치 부가된 합을 형성하도록 되어 있고, 상기 오리지널 라인들의 가중치 부가는 상기 수신된 보상 계수 신호에 의해 결정되며, 각각의 가중치 부가된 합은 5개 이하의 오리지널 라인들을 포함하는 것을 특징으로 하는 장치.
다수의 오리지널 라인들을 동시에 플리커 필터링 및 수직 단축시키는 방법에 있어서,

상기 오리지널 라인들을 동시에 플리커 필터링 및 수직 단축시키기 위한 보상 계수를 결정하는 단계; 및

상기 오리지널 라인들의 다수의 가중치 부가된 합들을 형성하는 단계

를 포함하고,

상기 오리지널 라인들의 가중치 부가는 보상 계수에 의해 결정되는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 보상 계수를 결정하는 단계는,

라인들을 플리커 필터링하기 위한 플리커 계수를 결정하는 단계;

라인들을 수직 단축시키기 위한 단축 계수를 결정하는 단계; 및

상기 플리커 계수와 단축 계수를 보상 계수로 결합하는 단계

를 포함하는 것을 특징으로 하는 방법.
제11항에 있어서, 상기 플리커 계수와 단축 계수의 결합 단계는 상기 오리지널 라인들을 수직으로 단축시키고 상기 수직 단축된 라인을 플리커 필터링하는 데에 기초하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 오리지널 라인들은 인수 N/(N+1)에 의해 수직 단축되고,

각각의 보상된 라인은 인덱스 I에 의해 특성지워지며,

상기 보상 계수는 I=0이면 C1=1/(4N), C2=(N-1)/(4N), C3=(2N)/(4N), C4=(N-1)/(4N), C5=1/(4N); I=n-1이면 C1=(N-I-1)/(4N), C2=(2N-I-1)/(4N), C3=(2I)/(4N), C4=1/4, C5=0; 그렇지 않으면 C1=(N-I+1)/(4N), C2=(2N-I-1)/(4N), C3=(N+I-1)/(4N), C4=(I+1)/(4N), C5=0에 의해 주어지는 것을 특징으로 하는 방법.
제11항에 있어서, 상기 플리커 계수와 단축 계수의 결합 단계는 오리지널 라인들을 플리커 필터링하고 플리커 필터링된 라인들을 수직 단축시키는 데에 기초하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 오리지널 라인들은 인수 N/(N+1)에 의해 수직 단축되고,

각각의 보상된 라인은 인덱스 I에 의해 특성지워지며,

상기 보상 계수는 I가 0이 아니면 C1=(N-1)/(4N), C2=(2N-I)/(4N), C3=(N+I)/(4N) 및 C4=(I)/(4N); I가 0이면 C1=1/4, C2=1/2, C3=1/4, C4=0에 의해 주어지는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 플리커 계수는 계수 (1/4, 1/2, 1/4)를 갖는 필터에 기초하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 플리커 계수는 계수 (½(1-f), f, ½(1-f))(여기에서, 0〈f〈1)를 갖는 필터에 기초하는 것을 특징으로 하는 방법.
제17항에 있어서, f의 가능한 값은 2/1, 4/16, 6/16, 10/16, 12/16, 14/16을 포함하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 단축 계수는 바이리니어 보간법 (bilinear interpolation)에 기초하는 것을 특징으로 하는 방법.
제10항에 있어서, 각각의 가중치 부가된 합은 5개 이하의 오리지널 라인들의 가중치 부가된 합인 것을 특징으로 하는 방법.
제10항에 있어서, 각각의 가중치 부가된 합은 4개 이하의 오리지널 라인들의 가중치 부가된 합인 것을 특징으로 하는 방법.
제10항에 있어서, 상기 다수의 가중치 부가된 합을 디스플레이 장치 상에 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 다수의 가중치 부가된 합들을 형성하는 단계는, 각각의 가중치 부가된 합에 대하여,

상기 가중치 부가된 합을 형성하는데 필요한 오리지널 라인을 검색하는 단계;

상기 오리지널 라인에 대응하는 보상 계수를 검색하는 단계;

상기 보상 계수와 오리지널 라인의 적을 부분합에 가산하는 단계; 및

상기 부분합이 완성될 때까지, 상기 오리지널 라인의 검색 단계, 상기 보상 계수의 검색 단계 및 상기 적을 부분합에 가산하는 단계를 반복하는 단계

를 포함하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 다수의 가중치 부가된 합을 형성하는 단계는,

제1의 가중치 부가된 합에 포함된 오리지널 라인들을 검색하는 단계; 및

다음의 가중치 부가된 합에 대한 부분합을 시작하기 전 상기 제1의 가중치 부가된 합에 대한 부분합을 완성하는 단계

를 포함하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 다수의 가중치 부가된 합을 형성하는 단계는,

오리지널 라인을 순차적인 순서로 수신하는 단계; 및

가장 최근에 수신된 오리지널 라인을 포함하는 모든 가중치 부가된 합에 대해 부분합들을 병렬로 형성하는 단계

를 포함하는 것을 특징으로 하는 방법.
제10항에 있어서, 상기 다수의 가중치 부가된 합을 형성하는 단계는,

상기 오리지널 라인들을 순차적인 순서로 수신하는 단계; 및

다음의 가중치 부가된 합에 대한 부분합을 시작하기 전에, 제1의 가중치 부가된 합 -상기 제1의 가중치 부가된 합은 가장 최근에 수신된 다수의 오리지널 라인들을 포함함- 에 대한 부분합을 완성하는 단계

를 포함하는 것을 특징으로 하는 방법.