KR20010028838A - SiGe-channel MOS transistor and method for fabricating thereof - Google Patents
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- 238000000034 method Methods 0.000 title claims description 51
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 78
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 46
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 229910021332 silicide Inorganic materials 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- 229910000927 Ge alloy Inorganic materials 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 3
- -1 arsenic ions Chemical class 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 239000011259 mixed solution Substances 0.000 claims description 2
- 239000000243 solution Substances 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 98
- 239000007789 gas Substances 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 239000000969 carrier Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
Abstract
Description
본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로서, 더 상세하게는 전기적 특성이 향상된 SiGe 채널의 모스 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor and a method of manufacturing the same, and more particularly, to a MOS transistor of an SiGe channel having improved electrical characteristics and a method of manufacturing the same.
지금까지 모스 트랜지스터의 고속화 및 저전압화를 위하여 여러 가지 구조들 및 제조 방법들이 시도되어 왔다. 그와 같은 구조들 및 제조 방법들 중의 하나는 Ⅳ족(group Ⅳ) 물질들을 모스 트랜지스터의 채널로서 사용하는 것이었다. 최근에는 실리콘 게르마늄(SixGe1-x) 이종 구조(heterostructures)의 물질을 채널로 사용하는 기술이 활발하게 연구되고 있는 추세이다. 모스 트랜지스터에서의 캐리어들인 일렉트론 및 홀의 이동도(mobility)는 실리콘 내에서보다 실리콘 게르마늄 내에서 보다 더 높다는 사실은 이미 잘 알려져 있다[C.A.King, J.L.Hoyt, C.M.Gronet, J.F.Gibbons, M.P.Scott and J.Turner, IEEE Elec. Dev. Lett., 10, 52, (1989)].Various structures and manufacturing methods have been tried to speed up and lower voltage of MOS transistors. One of such structures and fabrication methods was to use group IV materials as channels of MOS transistors. Recently, the technology of using a material of silicon germanium (Si x Ge 1-x ) heterostructures as a channel has been actively studied. It is well known that the mobility of electrons and holes, the carriers in MOS transistors, is higher in silicon germanium than in silicon [CAKing, JLHoyt, CMGronet, JFGibbons, MPScott and J. Turner, IEEE Elec. Dev. Lett., 10, 52, (1989)].
그러나 실리콘 게르마늄 이종 구조의 물질을 채널로서 사용하는 기술을 집적 회로에 적용하고자 하는 경우 여러 가지 어려움이 파생되다. 그 대표적인 것들 중 하나는 실리콘 게르마늄(SixGe1-x) 구조 위에 양질의 게이트 절연막을 형성하는 것이다. 즉 통상적인 게이트 절연막으로 사용되는 실리콘 산화(SiO2)막 또는 실리콘 나이트라이드(SiN)막을 실리콘 게르마늄 채널 위에 형성시키는 경우에 소자의 전기적 특성이 저하된다.However, there are many difficulties in applying a technology using a silicon germanium heterostructure as a channel to an integrated circuit. One of them is to form a high quality gate insulating film on a silicon germanium (Si x Ge 1-x ) structure. In other words, when a silicon oxide (SiO 2 ) film or a silicon nitride (SiN) film, which is used as a conventional gate insulating film, is formed on a silicon germanium channel, electrical characteristics of the device are degraded.
보다 구체적으로 설명하면, 먼저 게이트 절연막으로서 사용되는 실리콘 산화막을 형성하기 위한 열적 산화 공정시에, 실리콘 게르마늄(SixGe1-x)이 분해되어 게르마늄(Ge)이 편석(segregation)되는 현상이 발생된다. 게르마늄이 편석되는 현상이 발생하면, 주변 층들에 스트레스를 가하게 되고 또한 채널 내에서의 캐리어들의 이동도를 저하시킨다. 다음에 게이트 절연막으로서 사용되는 실리콘 나이트라이드막을 형성하기 위한 실리콘 질화(nitridation) 공정은 고온, 예컨대 900℃ 이상에서 수행되므로, 이 경우에도 실리콘 게르마늄이 분해되는 문제가 발생한다.More specifically, first, in the thermal oxidation process for forming the silicon oxide film used as the gate insulating film, silicon germanium (Si x Ge 1-x) is decomposed to cause a phenomenon in which germanium (Ge) is segregated. do. Segregation of germanium causes stress on the surrounding layers and also reduces the mobility of carriers in the channel. Next, since the silicon nitride process for forming the silicon nitride film used as the gate insulating film is performed at a high temperature, for example, 900 ° C. or more, the problem of silicon germanium decomposing also occurs in this case.
이와 같은 문제를 해결하기 위하여 상기 열적 산화 공정 또는 실리콘 질화 공정을 CIMD(Combined Ion and Molecular Deposition)법을 이용하여 수행하는 방법이 제안된 바 있다. 이 CIMD법은 저온 상태에서 실리콘 산화막 또는 실리콘 나이트라이드막을 형성시킬 수 있으므로, 앞서 언급한 문제점들은 해결할 수 있다. 그러나 이 방법은 소자의 속도를 향상시키는 데에는 한계가 있다. 즉 소자의 속도를 나타내는 지표 중의 하나인 컨덕턴스(conductance)(G)는 아래의 수학식 1에 나타낸 바와 같다.In order to solve such a problem, a method of performing the thermal oxidation process or the silicon nitride process using CIMD (Combined Ion and Molecular Deposition) method has been proposed. Since this CIMD method can form a silicon oxide film or a silicon nitride film at low temperature, the above-mentioned problems can be solved. However, this method is limited in speeding up the device. That is, conductance (G), which is one of indices indicating the speed of the device, is as shown in Equation 1 below.
여기서 W는 채널의 폭을, L은 채널의 길이를, μ는 캐리어의 이동도를, Co는 게이트 절연막의 커패시턴스를, Vg는 게이트 전압을, 그리고 Vth는 문턱 전압을 각각 나타낸다.Where W is the width of the channel, L is the length of the channel, μ is the mobility of the carrier, C o is the capacitance of the gate insulating film, V g is the gate voltage, and V th is the threshold voltage.
소자의 속도를 높이기 위해서는 컨덕턴스를 증가시켜야 하는데, 물리적인 한계로 인하여 채널의 폭과 길이의 비는 증가시키기 어려우며, 저 소비 전력 측면에서 (Vg-Vth)의 값도 증가시키기 어렵다. 따라서 캐리어의 이동도(μ)를 증가시키거나 게이트 절연막의 커패시턴스(Co)를 증가시켜야 한다. 그러나 실리콘 산화막 또는 실리콘 질화막의 커패시턴스를 증가시키는데도 정해진 유전율로 인하여 한계가 있다.To increase the speed of the device, conductance must be increased. Due to physical limitations, the ratio of channel width to length is difficult to increase and it is difficult to increase the value of (V g -V th ) in terms of low power consumption. Therefore, it should increase the mobility (μ) of the carrier or to increase the capacitance of the gate insulating film (C o). However, there is a limit due to the set dielectric constant to increase the capacitance of the silicon oxide film or silicon nitride film.
본 발명이 이루고자 하는 기술적 과제는 저온에서 형성 가능하고 유전율이 큰 물질이 게이트 절연막으로 사용되어 전기적 특성이 향상된 SiGe 채널의 모스 트랜지스터를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a MOS transistor of a SiGe channel having improved electrical properties by using a material having a high dielectric constant that can be formed at a low temperature and having a high dielectric constant.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 SiGe 채널의 모스 트랜지스터를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the MOS transistor of the SiGe channel.
도 1은 본 발명에 따른 SiGe 채널의 모스 트랜지스터를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a MOS transistor of a SiGe channel according to the present invention.
도 2는 본 발명에 따른 상승된 소스 및 드레인 영역을 갖는 SiGe 채널의 모스 트랜지스터를 나타내 보인 단면도이다.2 is a cross-sectional view illustrating a MOS transistor of a SiGe channel having an elevated source and drain region according to the present invention.
도 3 내지 도 7은 본 발명에 따른 SiGe 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.3 to 7 are cross-sectional views illustrating a method of manufacturing a SiGe MOS transistor according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전기적 특성이 향상된 SiGe 채널의 모스 트랜지스터는, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 상부 표면 아래에 상호 이격되도록 형성된 제2 도전형의 소스 및 드레인 영역과, 상기 소스 및 드레인 영역에 의해 한정되는 채널 영역에 형성된 실리콘 게르마늄 채널층과, 상기 채널 영역 위에 형성된 게이트 절연막으로서의 알루미늄 산화막과, 상기 알루미늄 산화막 위에 형성된 게이트 도전층, 및 상기 소스 및 드레인 영역에 각각 전기적으로 연결되도록 형성된 소스 및 드레인 전극을 구비하는 것을 특징으로 한다.In order to achieve the above technical problem, the MOS transistor of the SiGe channel with improved electrical characteristics according to the present invention is a source of the second conductivity type formed so as to be spaced apart from each other below the upper surface of the semiconductor substrate of the first conductivity type. And a drain region, a silicon germanium channel layer formed in a channel region defined by the source and drain regions, an aluminum oxide film as a gate insulating film formed on the channel region, a gate conductive layer formed on the aluminum oxide film, and the source and drain And source and drain electrodes formed to be electrically connected to the regions, respectively.
상기 실리콘 게르마늄 채널층의 두께는 50-1000Å인 것이 바람직하며, 상기 알루미늄 산화막의 두께는 20-500Å인 것이 바람직하다.The thickness of the silicon germanium channel layer is preferably 50-1000 kPa, and the thickness of the aluminum oxide film is 20-500 kPa.
상기 게이트 도전층의 측벽에 형성된 게이트 스페이서를 더 구비할 수 있으며, 이 경우에 상기 게이트 스페이서는 실리콘 산화막과 실리콘 나이트라이드막이 순차적으로 적층된 구조인 것이 바람직하다.The gate spacer may be further provided on sidewalls of the gate conductive layer. In this case, the gate spacer may have a structure in which a silicon oxide film and a silicon nitride film are sequentially stacked.
상기 소스 및 드레인 영역 위에는 제2 도전형의 상승된 소스 및 드레인 영역을 더 구비할 수도 있으며, 이 경우에 상기 상승된 소스 및 드레인 영역은 불순물이 도핑된 실리콘층으로 이루어진 것이 바람직하다. 또한 상기 소스 및 드레인 영역과 상기 게이트 도전층 위에 형성되며, 각각 상기 소스 및 드레인 전극과 게이트 전극을 구성하는 금속 실리사이드층들을 더 구비할 수도 있다. 이때 상기 금속 실리사이드층을 구성하는 금속은 Ti, Co, Ni, Pt 또는 Zr을 포함하는 것이 바람직하다.The source and drain regions may further include an elevated source and drain region of a second conductivity type. In this case, the elevated source and drain regions may be formed of a silicon layer doped with impurities. In addition, metal silicide layers may be further formed on the source and drain regions and the gate conductive layer, respectively, constituting the source and drain electrodes and the gate electrode. At this time, the metal constituting the metal silicide layer preferably includes Ti, Co, Ni, Pt or Zr.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 SiGe 채널의 모스 트랜지스터 제조 방법에 따르면, 제1 도전형의 반도체 기판의 액티브 영역 위에 실리콘 게르마늄 채널층을 형성한다. 상기 실리콘 게르마늄 채널층 위에 게이트 절연막으로서 알루미늄 산화막을 형성한다. 상기 알루미늄 산화막 위에 게이트 도전층을 형성한다. 상기 알루미늄 산화막 및 상기 게이트 도전층의 일부를 제거하여 상기 실리콘 게르마늄 채널층의 표면 일부를 노출시키는 알루미늄 산화막 패턴 및 게이트 도전층 패턴을 형성한다. 상기 반도체 기판의 노출 표면 위에 불순물 이온을 주입하여 상기 반도체 기판의 상부 일정 영역에 제2 도전형의 소스 및 드레인 영역을 형성한다. 그리고 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되도록 소스 전극 및 드레인 전극을 형성한다.In order to achieve the above technical problem, according to the MOS transistor manufacturing method of the SiGe channel according to the present invention, a silicon germanium channel layer is formed on the active region of the semiconductor substrate of the first conductivity type. An aluminum oxide film is formed on the silicon germanium channel layer as a gate insulating film. A gate conductive layer is formed on the aluminum oxide film. A portion of the aluminum oxide layer and the gate conductive layer may be removed to form an aluminum oxide layer pattern and a gate conductive layer pattern exposing a portion of the surface of the silicon germanium channel layer. Impurity ions are implanted on the exposed surface of the semiconductor substrate to form a source and drain region of a second conductivity type in an upper predetermined region of the semiconductor substrate. A source electrode and a drain electrode are formed to be electrically connected to the source region and the drain region, respectively.
상기 실리콘 게르마늄 채널층을 형성하는 단계는 선택적 에피택셜 성장법을 사용하여 수행할 수 있으며, 이 경우에 실리콘 소스 가스로서 SiH4, SiH2Cl2, SiCl4또는 Si2H6가스를 사용하며, 게르마늄 소스 가스로서 GeH4가스를 사용하는 것이 바람직하다.Forming the silicon germanium channel layer may be performed using a selective epitaxial growth method, in this case using SiH 4 , SiH 2 Cl 2 , SiCl 4 or Si 2 H 6 gas as the silicon source gas, Preference is given to using GeH 4 gas as the germanium source gas.
상기 알루미늄 산화막을 형성하는 단계는 원자층 증착법을 사용할 수 있으며, 이 경우에 증착 온도는 100-500℃인 것이 바람직하다.Forming the aluminum oxide film may use an atomic layer deposition method, in this case, the deposition temperature is preferably 100-500 ℃.
상기 소스 및 드레인 영역을 형성한 후에 상기 알루미늄 산화막 패턴 및 상기 게이트 도전층 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함할 수도 있다.After forming the source and drain regions, the method may further include forming spacers on sidewalls of the aluminum oxide layer pattern and the gate conductive layer pattern.
바람직하게는, 상기 소스 및 드레인 전극을 형성하기 위하여, 상기 실리콘 게르마늄 채널층의 노출 표면 위에 실리콘층들을 형성한다. 상기 실리콘층들에 불순물 이온들을 주입하여 제2 도전형의 상승된 소스 및 드레인 영역을 형성한다. 상기 상승된 소스 및 드레인 영역을 완전히 덮는 금속층을 형성한다. 열처리를 수행하여 상기 상승된 소스 및 드레인 영역과 상기 금속층 사이에 소스 전극 및 드레인 전극으로서의 금속 실리사이드들을 형성한다. 그리고 상기 금속 실리사이드의 상부 표면이 노출되도록 상기 금속층의 일부를 제거한다.Preferably, silicon layers are formed over the exposed surface of the silicon germanium channel layer to form the source and drain electrodes. Impurity ions are implanted into the silicon layers to form an elevated source and drain region of a second conductivity type. A metal layer is formed to completely cover the raised source and drain regions. Heat treatment is performed to form metal silicides as source and drain electrodes between the raised source and drain regions and the metal layer. A portion of the metal layer is then removed to expose the top surface of the metal silicide.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 SiGe 채널의 모스 트랜지스터를 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a MOS transistor of a SiGe channel according to an embodiment of the present invention.
도 1을 참조하면, 실리콘으로 이루어진 제1 도전형, 예컨대 P형의 반도체 기판(100) 내에는 소자 분리막(110)에 의해 액티브 영역이 한정된다. 상기 소자 분리막(110)은, 도시된 바와 같이, 필드 산화막을 사용할 수 있지만, 경우에 따라서는 트렌치 형태의 소자 분리막을 형성할 수도 있다. 반도체 기판(100)의 액티브 영역 위에는 실리콘 게르마늄 채널층(120)이 형성된다. 상기 실리콘 게르마늄 채널층(120)의 두께는 50-1000Å이다. 이 실리콘 게르마늄 채널층(120)은 그 일부 영역(도면에서 c로 나타낸 구간)이 모스 트랜지스터의 채널 영역으로 사용된다. 실리콘 게르마늄 채널층(120) 및 반도체 기판(100)의 일부 영역에는 제2 도전형, 예컨대 N형의 소스 및 드레인 영역(130)이 상호 일정 간격, 즉 채널 영역의 길이(c)에 대응하는 간격만큼 이격되도록 형성된다. 모스 트랜지스터의 채널 영역이 실리콘 게르마늄으로 이루어져 있으므로, 실리콘 내에 형성된 채널 영역에서보다 캐리어, 즉 전자들의 이동도가 더 높아지며, 따라서 소자의 동작 속도가 향상된다.Referring to FIG. 1, an active region is defined by a device isolation layer 110 in a semiconductor substrate 100 having a first conductivity type, eg, a P type, made of silicon. The device isolation layer 110 may be a field oxide layer, as shown, but in some cases, may also form a trench isolation. The silicon germanium channel layer 120 is formed on the active region of the semiconductor substrate 100. The thickness of the silicon germanium channel layer 120 is 50-1000 Å. In this silicon germanium channel layer 120, a partial region (the section indicated by c in the figure) is used as the channel region of the MOS transistor. In some regions of the silicon germanium channel layer 120 and the semiconductor substrate 100, the source and drain regions 130 of the second conductivity type, for example, the N type, are spaced apart from each other at a predetermined interval, that is, the length c of the channel region. It is formed so as to be spaced apart. Since the channel region of the MOS transistor is made of silicon germanium, the mobility of carriers, i.e., electrons, is higher than in the channel region formed in silicon, thereby improving the operation speed of the device.
상기 실리콘 게르마늄 채널층(120)의 채널 영역(c) 표면 위에는 게이트 절연막으로서의 알루미늄 산화(Al2O3)막(140)이 형성된다. 알루미늄 산화막(140)의 두께는 20-500Å이다. 상기 알루미늄 산화막(140) 위에는 게이트 도전층(150)이 형성된다. 상기 게이트 도전층(150)은 폴리실리콘 또는 폴리실리콘-게르마늄 합금으로 이루어질 수 있으나, 반드시 이에 한정되지 않는 것은 당연하다. 도면에는 나타내지 않았지만, 소스 및 드레인 전극이 각각 소스 및 드레인 영역(130)과 전기적으로 연결되도록 형성된다. 상기 알루미늄 산화막(140)은 실리콘 산화막 또는 실리콘 질화막에 비하여 큰 유전율을 가진다. 따라서 상기 알루미늄 산화막(140)을 게이트 절연막으로 사용하는 경우, 실리콘 산화막 또는 실리콘 질화막을 게이트 절연막으로 사용하는 경우보다 소자의 컨덕턴스가 더 증가되며, 이에 따라 소자의 동작 속도를 향상시킬 수 있다.An aluminum oxide (Al 2 O 3 ) film 140 as a gate insulating film is formed on the surface of the channel region c of the silicon germanium channel layer 120. The thickness of the aluminum oxide film 140 is 20-500 kPa. The gate conductive layer 150 is formed on the aluminum oxide layer 140. The gate conductive layer 150 may be made of polysilicon or polysilicon-germanium alloy, but is not necessarily limited thereto. Although not shown, the source and drain electrodes are formed to be electrically connected to the source and drain regions 130, respectively. The aluminum oxide layer 140 has a larger dielectric constant than the silicon oxide layer or the silicon nitride layer. Therefore, when the aluminum oxide film 140 is used as the gate insulating film, the conductance of the device is increased more than when the silicon oxide film or the silicon nitride film is used as the gate insulating film, thereby improving the operation speed of the device.
도 2는 본 발명의 다른 실시예에 따른 SiGe 채널의 모스 트랜지스터를 나타내 보인 단면도이다. 본 실시예에서 사용되는 SiGe 채널의 모스 트랜지스터는 상승된 소스 및 드레인 영역을 갖는다는 점에서 앞서 설명한 실시예와는 다르다. 상승된 소스 및 드레인 영역을 갖는 모스 트랜지스터는 일반적인 모스 트랜지스터에 비하여 소스 및 드레인 전극의 접촉 저항을 보다 용이하게 낮출 수 있는 구조를 갖는다.2 is a cross-sectional view illustrating a MOS transistor of a SiGe channel according to another embodiment of the present invention. The MOS transistor of the SiGe channel used in this embodiment is different from the above-described embodiment in that it has a raised source and drain region. The MOS transistor having an elevated source and drain region has a structure that can lower the contact resistance of the source and drain electrodes more easily than the general MOS transistor.
도 2를 참조하면, 실리콘으로 이루어진 제1 도전형, 예컨대 P형의 반도체 기판(100) 내에는 소자 분리막(210)에 의해 액티브 영역이 한정된다. 반도체 기판(200)의 액티브 영역 위에는 실리콘 게르마늄 채널층(220)이 형성된다. 상기 실리콘 게르마늄 채널층(220)의 두께는 50-1000Å이다. 이 실리콘 게르마늄 채널층(220)은 그 일부 영역(도면에서 c로 나타낸 구간)이 모스 트랜지스터의 채널 영역으로 사용된다. 실리콘 게르마늄 채널층(220) 및 반도체 기판(200)의 일부 영역에는 제2 도전형, 예컨대 N형의 소스 및 드레인 영역(230)이 상호 일정 간격, 즉 채널 영역의 길이(c)에 대응하는 간격만큼 이격되도록 형성된다. 상기 소스 및 드레인 영역(230)은 LDD(Lightly Doped Drain) 구조를 갖는다. 앞서 언급된 바와 같이, 모스 트랜지스터의 채널 영역이 실리콘 게르마늄으로 이루어져 있으므로, 실리콘 내에 형성된 채널 영역에서보다 캐리어, 즉 전자들의 이동도가 더 높아지며, 따라서 소자의 동작 속도가 향상된다.Referring to FIG. 2, an active region is defined by an isolation layer 210 in a first conductive type, eg, P-type semiconductor substrate 100 made of silicon. The silicon germanium channel layer 220 is formed on the active region of the semiconductor substrate 200. The thickness of the silicon germanium channel layer 220 is 50-1000 Å. In this silicon germanium channel layer 220, a partial region (the section indicated by c in the figure) is used as the channel region of the MOS transistor. In some regions of the silicon germanium channel layer 220 and the semiconductor substrate 200, the source and drain regions 230 of the second conductivity type, for example, the N type, are spaced apart from each other at a predetermined interval, that is, the length c of the channel region. It is formed so as to be spaced apart. The source and drain regions 230 have a lightly doped drain (LDD) structure. As mentioned above, since the channel region of the MOS transistor is made of silicon germanium, the mobility of carriers, i.e., electrons, is higher than in the channel region formed in silicon, thus improving the operation speed of the device.
상기 실리콘 게르마늄 채널층(220)의 채널 영역(c) 표면 위에는 게이트 절연막으로서의 알루미늄 산화(Al2O3)막(240)이 형성된다. 알루미늄 산화막(240)의 두께는 20-500Å이다. 상기 알루미늄 산화막(240) 위에는 게이트 도전층(250)이 형성된다. 상기 게이트 도전층(250)은 폴리실리콘 또는 폴리실리콘-게르마늄 합금을 사용하여 형성할 수 있다. 알루미늄 산화막(240) 및 게이트 도전층(250)의 측벽에는 스페이서(260)가 형성된다. 이 스페이서(260)는 LDD 구조의 소스 및 드레인 영역(230)을 형성시키기 위한 이온 주입 마스크로 사용되기도 한다. 상기 스페이서는 실리콘 산화막(261)과 실리콘 나이트라이드막(262)이 순차적으로 적층된 구조이다. 상기 스페이서(260)와 소자 분리막(210) 사이에서의 실리콘 게르마늄 채널층(220)의 표면 위에는 상승된 소스 및 드레인 영역(elevated source/drain region)(270)이 형성된다. 이 상승된 소스 및 드레인 영역(270)은 N형 불순물 이온들이 도핑된 실리콘층으로 이루어진다. 상승된 소스 및 드레인 영역(270) 위에는 각각 소스 및 드레인 전극으로서의 기능을 수행하는 금속 실리사이드들(280)이 형성된다. 또한 게이트 도전층(150)의 상부 표면 위에도 게이트 전극으로서의 기능을 수행하는 금속 실리사이드(290)가 형성된다. 상기 금속 실리사이드들(280, 290)을 구성하는 금속은 Ti, Co, Ni, Pt 또는 Zr을 포함할 수 있다.An aluminum oxide (Al 2 O 3 ) film 240 as a gate insulating film is formed on the surface of the channel region c of the silicon germanium channel layer 220. The thickness of the aluminum oxide film 240 is 20-500 kPa. The gate conductive layer 250 is formed on the aluminum oxide layer 240. The gate conductive layer 250 may be formed using polysilicon or polysilicon-germanium alloy. Spacers 260 are formed on sidewalls of the aluminum oxide layer 240 and the gate conductive layer 250. The spacer 260 may also be used as an ion implantation mask for forming the source and drain regions 230 of the LDD structure. The spacer has a structure in which a silicon oxide film 261 and a silicon nitride film 262 are sequentially stacked. An elevated source / drain region 270 is formed on the surface of the silicon germanium channel layer 220 between the spacer 260 and the device isolation layer 210. The elevated source and drain regions 270 are formed of a silicon layer doped with N-type impurity ions. Metal silicides 280 are formed on the raised source and drain regions 270 to function as source and drain electrodes, respectively. In addition, a metal silicide 290 that functions as a gate electrode is formed on the upper surface of the gate conductive layer 150. The metal constituting the metal silicides 280 and 290 may include Ti, Co, Ni, Pt, or Zr.
본 발명의 제2 실시예에 따른 상승된 소스 및 드레인 영역을 갖는 SiGe 채널의 모스 트랜지스터의 경우에도, 앞서 언급된 바와 같이, 상대적으로 큰 유전율을 갖는 알루미늄 산화막(240)을 게이트 절연막으로 사용하므로, 소자의 컨덕턴스가 더 증가되며, 이에 따라 소자의 동작 속도를 향상시킬 수 있다.In the case of the MOS transistor of the SiGe channel having the raised source and drain regions according to the second embodiment of the present invention, as described above, since the aluminum oxide film 240 having a relatively high dielectric constant is used as the gate insulating film, The conductance of the device is further increased, thereby improving the operating speed of the device.
도 3 내지 도 7은 본 발명에 따른 SiGe 채널의 모스 트랜지스터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예에서는 상승된 소스 및 드레인 영역을 갖는 SiGe 채널의 모스 트랜지스터를 제조하는 방법에 관하여 설명하였지만, 일반적인 SiGe 채널의 모스 트랜지스터에 관해서도 마찬가지로 적용할 수 있다는 것은 그 기술 분야에서 잘 알려진 사람들에게는 당연한 일일 것이다.3 to 7 are cross-sectional views illustrating a method of manufacturing a MOS transistor of a SiGe channel according to the present invention. Although the present embodiment has described a method of manufacturing a MOS transistor of a SiGe channel having an elevated source and drain region, it is natural to those well known in the art that the same can be applied to a MOS transistor of a general SiGe channel. will be.
먼저 도 3에 도시된 바와 같이, 제1 도전형, 예컨대 P형의 반도체 기판(300)에 액티브 영역(A)을 한정한다. 상기 액티브 영역(A)은 소자 분리막(310)에 의해 한정된다. 소자 분리막(310)으로는 도시된 바와 같은 필드 산화막을 사용하여 형성하지만, 경우에 따라서는 트렌치 형태의 소자 분리막을 형성할 수도 있다. 액티브 영역(A)을 한정한 후에는, 선택적 에피택셜 성장법을 사용하여 상기 액티브 영역(A) 위에 실리콘 게르마늄 채널층(320)을 형성한다. 상기 실리콘 게르마늄 채널층(320)은 화학 기상 증착(Chemical Vapor Deposition)법 또는 분자 빔 에피택시(Molecular Beam Epitaxy) 방법을 사용하여 형성시킬 수도 있다. 상기 실리콘 게르마늄 채널층(320)을 형성시키기 위하여 사용하는 실리콘 소스 가스로는 SiH4, SiH2Cl2, SiCl4또는 Si2H6가스를 사용하며, 게르마늄 소스 가스로는 GeH4가스를 사용할 수 있지만, 여기서 언급된 가스들 이외의 가스들을 사용하는 것도 무방하다. 상기 실리콘 게르마늄 채널층(320)의 두께는 대략 50-1000Å이 되도록 한다.First, as shown in FIG. 3, the active region A is defined in the semiconductor substrate 300 of the first conductivity type, for example, P type. The active region A is defined by the device isolation layer 310. The device isolation layer 310 is formed using a field oxide film as illustrated, but in some cases, a trench isolation device isolation layer may be formed. After defining the active region A, the silicon germanium channel layer 320 is formed on the active region A by using the selective epitaxial growth method. The silicon germanium channel layer 320 may be formed using a chemical vapor deposition method or a molecular beam epitaxy method. The silicon source gas used to form the silicon germanium channel layer 320 SiH 4, SiH 2 Cl 2, SiCl 4 or the use of Si 2 H 6 gas and germanium source gas is available, but the GeH 4 gas, It is also possible to use gases other than the gases mentioned here. The thickness of the silicon germanium channel layer 320 is approximately 50-1000 μs.
다음에 실리콘 게르마늄 채널층(320)의 상부 표면이 완전히 덮여지도록 전면에 알루미늄 산화막(330) 및 게이트 도전층(340)을 순차적으로 형성한다. 상기 알루미늄 산화막(330)은 게이트 절연막으로 사용된다. 알루미늄 산화막(330)의 두께는 20-500Å이 되도록 한다. 알루미늄 산화막(330)을 형성하는 방법으로는 원자층 증착(Atomic-Layer Deposition)법을 포함한 화학적 기상 증착법을 사용하지만, 다른 물리적 기상 증착(Physical Vapor Deposition)법들도 사용할 수 있다. 어떤 방법을 사용하더라도, 알루미늄 산화막(330)의 증착 온도는 저온이 되도록 한다. 그 이유는 증착 온도를 더 높게 하는 경우에 실리콘 게르마늄 채널층(320)내에서의 실리콘과 게르마늄이 분해되는 현상이 발생될 수 있기 때문이다. 실리콘과 게르마늄이 분해되면 게이트 절연막에 스트레스를 가하고 채널 내에서 캐리어들의 이동도를 떨어뜨리게 되므로, 소자의 전기적 특성이 열화된다. 증착 방법으로서 원자층 증착법을 사용하는 경우, 증착 온도는 100-700℃가 유지되도록 한다. 상기 게이트 도전층(340)은 폴리실리콘 또는 폴리실리콘-게르마늄 합금을 사용하여 형성할 수 있으며, 이외에도 여러 가지 금속 물질을 사용하여 형성할 수도 있다.Next, the aluminum oxide film 330 and the gate conductive layer 340 are sequentially formed on the entire surface of the silicon germanium channel layer 320 so as to completely cover the upper surface thereof. The aluminum oxide film 330 is used as a gate insulating film. The thickness of the aluminum oxide film 330 is 20-500 kPa. As the method of forming the aluminum oxide layer 330, a chemical vapor deposition method including an atomic layer deposition method is used, but other physical vapor deposition methods may be used. In either case, the deposition temperature of the aluminum oxide film 330 is set to a low temperature. This is because the silicon and germanium in the silicon germanium channel layer 320 may be decomposed when the deposition temperature is higher. Decomposition of silicon and germanium stresses the gate insulating film and reduces the mobility of carriers in the channel, thereby degrading the electrical characteristics of the device. When atomic layer deposition is used as the deposition method, the deposition temperature is maintained at 100-700 ° C. The gate conductive layer 340 may be formed using polysilicon or polysilicon-germanium alloy, or may be formed using various metal materials.
다음에 소정의 식각 마스크막 패턴을 사용하여 패터닝된 게이트 도전층(340) 및 알루미늄 산화막(330)을 형성한다. 즉 식각 마스크막 패턴으로서 소정의 개구부들을 갖는 포토레지스트막 패턴(미도시)을 게이트 도전층(340) 위에 형성한다. 이 포토레지스트막 패턴을 식각 마스크로 하여 게이트 도전층(340) 및 알루미늄 산화막(330)을 순차적으로 식각한다. 이 식각은 실리콘 게르마늄 채널층(320)의 표면이 노출될 때까지 수행한다. 식각 공정이 종료된 후에는 포토레지스트막 패턴을 제거하며, 그 결과물이 도 4에 도시되어 있다.Next, the patterned gate conductive layer 340 and the aluminum oxide layer 330 are formed using a predetermined etching mask layer pattern. That is, a photoresist film pattern (not shown) having predetermined openings as an etching mask film pattern is formed on the gate conductive layer 340. The gate conductive layer 340 and the aluminum oxide film 330 are sequentially etched using the photoresist film pattern as an etching mask. This etching is performed until the surface of the silicon germanium channel layer 320 is exposed. After the etching process is completed, the photoresist film pattern is removed, and the result is shown in FIG. 4.
다음에 도 4에 도시된 바와 같이, 전면에 제2 도전형, 예컨대 N형 불순물 이온들을 주입시킨다. N형 불순물 이온들로서는 인(P) 또는 비소(As) 이온들을 사용한다. 이때 주입 농도는 1×1013-1×1014/㎠가 되도록 하고, 주입 에너지는 2-30KeV의 저에너지가 되도록 하여 얕은 접합(shallow junction)의 소스 및 드레인 영역(350')을 형성시킨다. 상기 얕은 접합의 소스 및 드레인 영역(350')이 형성됨으로써 실리콘 게르마늄 채널층(320) 내에서의 채널 길이도 결정된다.Next, as shown in FIG. 4, a second conductivity type, for example, N type impurity ions, is implanted into the front surface. Phosphor (P) or arsenic (As) ions are used as the N-type impurity ions. In this case, the implantation concentration is 1 × 10 13 -1 × 10 14 / cm 2, and the implantation energy is low energy of 2-30 KeV to form source and drain regions 350 ′ of shallow junctions. The source and drain regions 350 ′ of the shallow junction are formed to determine the channel length in the silicon germanium channel layer 320.
다음에 도 5에 도시된 바와 같이, 게이트 도전층(330)의 측벽에 스페이서(360)를 형성한다. 상기 스페이서(360)는 실리콘 산화막(361)과 실리콘 나이트라이드막(362)이 순차적으로 적층된 구조로 이루어진다. 상기 스페이서(360)를 형성하기 위해서는 먼저 전면에 실리콘 산화막과 실리콘 나이트라이드막을 순차적으로 형성한다. 그리고 전면에 에치 백(etch back) 공정을 수행하여 게이트 도전층(330)의 측벽에만 실리콘 산화막(361)과 실리콘 나이트라이드막(362)이 남도록 한다. 다음에 선택적 에피택셜 성장법을 사용하여 실리콘 게르마늄 채널층(320)의 노출 표면 위에 실리콘층들(370')을 형성한다. 상기 게이트 도전층(340)이 폴리실리콘 또는 폴리실리콘-게르마늄 합금으로 이루어진 경우에는, 상기 실리콘층들(370')이 형성됨과 동시에 게이트 도전층(340) 위에는 폴리실리콘층(380)이 형성된다.Next, as shown in FIG. 5, spacers 360 are formed on sidewalls of the gate conductive layer 330. The spacer 360 has a structure in which a silicon oxide film 361 and a silicon nitride film 362 are sequentially stacked. In order to form the spacer 360, first, a silicon oxide film and a silicon nitride film are sequentially formed on the entire surface. An etch back process is performed on the entire surface such that the silicon oxide layer 361 and the silicon nitride layer 362 remain only on sidewalls of the gate conductive layer 330. Silicon layers 370 'are then formed on the exposed surface of silicon germanium channel layer 320 using a selective epitaxial growth method. When the gate conductive layer 340 is made of polysilicon or polysilicon-germanium alloy, the silicon layers 370 ′ are formed and a polysilicon layer 380 is formed on the gate conductive layer 340.
다음에 도 6에 도시된 바와 같이, 전면에 N형 불순물 이온들을 주입한다. N형 불순물 이온들로는 인 또는 비소 이온들을 사용한다. 이때 주입 농도는 1×1015-1×1016/㎠가 되도록 하고, 주입 에너지는 10-80KeV의 에너지를 사용한다. 주입된 N형 불순물 이온들은 실리콘층(도 5의 370') 및 실리콘 게르마늄 채널층(320)을 관통하여 반도체 기판(300)에 주입된다. 다음에 급속 열처리 공정(Rapid Temperature Process)을 수행하여 주입된 불순물 이온들을 드라이브 인 확산시킨다. 그러면 반도체 기판(300) 및 실리콘 게르마늄 채널층(320)의 일부 영역에는 N형의 고농도 소스 및 드레인 영역(350)이 형성된다. 상기 소스 및 드레인 영역(350)은 앞서 형성된 얕은 접합의 소스 및 드레인 영역과 중첩되어 LDD 구조로 만들어진다. 이와 동시에 실리콘층(도 5의 370')에 주입된 불순물도 드라이브 인 확산되어, 상승된 소스 및 드레인 영역(370)이 형성된다.Next, as shown in FIG. 6, N-type impurity ions are implanted into the entire surface. Phosphorus or arsenic ions are used as the N-type impurity ions. In this case, the injection concentration is 1 × 10 15 -1 × 10 16 / cm 2, and the injection energy uses an energy of 10-80 KeV. The implanted N-type impurity ions are implanted into the semiconductor substrate 300 through the silicon layer (370 ′ in FIG. 5) and the silicon germanium channel layer 320. Next, a rapid thermal process is performed to drive-in diffusion of the implanted impurity ions. Then, N-type high concentration source and drain regions 350 are formed in some regions of the semiconductor substrate 300 and the silicon germanium channel layer 320. The source and drain regions 350 overlap with the source and drain regions of the shallow junction previously formed to form an LDD structure. At the same time, impurities implanted into the silicon layer (370 ′ in FIG. 5) are also drive-in diffused to form raised source and drain regions 370.
다음에 상승된 소스 및 드레인 영역(도 6의 370)의 상부에 금속층(미도시)을 형성한다. 이 금속층은 고융점 금속, 예컨대 Ti, Co, Ni, Zr 또는 Pt로 이루어질 수 있으며, 또한 이 금속들의 합금으로 이루어질 수도 있다. 이어서 소정의 열을 가하여 상승된 소스 및 드레인 영역(370)의 상부에 존재하는 실리콘과 금속층의 하부에 존재하는 금속과 반응시킨다. 이와 동시에 폴리실리콘층(380)에 존재하는 폴리실리콘과 금속층에 존재하는 금속도 반응된다. 그러면, 도 7에 도시된 바와 같이, 상승된 소스 및 드레인 영역(370) 위에 금속 실리사이드(390)가 형성되며, 게이트 도전층(340) 위에도 금속 실리사이드(400)가 형성된다. 이때 도면에는 나타내지 않았지만, 금속 실리사이드(390, 400) 위와 실리콘 성분이 존재하지 않는 영역에는 반응하지 않은 금속층이 남아 있게 된다. 따라서 습식 식각액, 예를 들면 H2O2, H2SO4및 H2O 용액의 혼합 용액을 사용하여 남아 있는 금속층을 제거한다. 그러면 게이트 도전층(340) 위에는 게이트 전극으로서의 금속 실리사이드(400)가 노출되고, 상승된 소스 및 드레인 영역(370) 위에는 소스 및 드레인 전극으로서의 금속 실리사이드(390)가 노출된다. 이와 같은 상태에서 층간 절연막을 형성하고, 금속 배선 공정을 수행하면 본 발명에 따른 상승된 소스 및 드레인 영역을 갖는 SiGe 채널의 모스 트랜지스터가 완성된다.Next, a metal layer (not shown) is formed on the raised source and drain regions 370 of FIG. 6. This metal layer may be made of a high melting point metal such as Ti, Co, Ni, Zr or Pt, and may also be made of an alloy of these metals. A predetermined amount of heat is then applied to react with the silicon present on the raised source and drain regions 370 and the metal present under the metal layer. At the same time, the polysilicon present in the polysilicon layer 380 and the metal present in the metal layer react. Then, as illustrated in FIG. 7, the metal silicide 390 is formed on the raised source and drain regions 370, and the metal silicide 400 is also formed on the gate conductive layer 340. At this time, although not shown in the figure, an unreacted metal layer remains on the metal silicides 390 and 400 and in the region where the silicon component does not exist. Thus a wet etchant such as a mixed solution of H 2 O 2 , H 2 SO 4 and H 2 O solution is used to remove the remaining metal layer. Then, the metal silicide 400 as the gate electrode is exposed on the gate conductive layer 340, and the metal silicide 390 as the source and drain electrodes is exposed on the raised source and drain regions 370. In this state, when the interlayer insulating film is formed and the metal wiring process is performed, the MOS transistor of the SiGe channel having the raised source and drain regions according to the present invention is completed.
이상의 설명에서와 같이, 본 발명에 따른 SiGe 채널의 모스 트랜지스터에 의하면, 채널로서 캐리어들의 이동도가 높은 SiGe층을 사용하므로 소자의 동작 속도를 빠르게 할 수 있으며, 게이트 절연막으로서 유전율이 높은 알루미늄 산화막을 사용하므로 소자의 컨덕턴스를 증가시킬 수 있다. 특히 상기 알루미늄 산화막은 700℃ 이하의 저온에서 형성시킴으로써 소자의 전기적인 특성을 열화시키지 않고 SiGe 채널의 장점들을 유지시킬 수 있다.As described above, according to the MOS transistor of the SiGe channel according to the present invention, since the SiGe layer having high mobility of carriers is used as the channel, the operation speed of the device can be increased, and an aluminum oxide film having a high dielectric constant as This increases the conductance of the device. In particular, the aluminum oxide film may be formed at a low temperature of 700 ° C. or lower to maintain the advantages of the SiGe channel without deteriorating the electrical characteristics of the device.
Claims (24)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990041313A KR100307635B1 (en) | 1999-09-27 | 1999-09-27 | SiGe-channel MOS transistor and method for fabricating thereof |
| JP2000292907A JP2001119026A (en) | 1999-09-27 | 2000-09-26 | Mos transistor of sige channel and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990041313A KR100307635B1 (en) | 1999-09-27 | 1999-09-27 | SiGe-channel MOS transistor and method for fabricating thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010028838A true KR20010028838A (en) | 2001-04-06 |
| KR100307635B1 KR100307635B1 (en) | 2001-11-02 |
Family
ID=19612891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990041313A KR100307635B1 (en) | 1999-09-27 | 1999-09-27 | SiGe-channel MOS transistor and method for fabricating thereof |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001119026A (en) |
| KR (1) | KR100307635B1 (en) |
Cited By (15)
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| CN109427871A (en) * | 2017-08-29 | 2019-03-05 | 三星电子株式会社 | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2003088365A1 (en) | 2002-04-17 | 2003-10-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
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1999
- 1999-09-27 KR KR1019990041313A patent/KR100307635B1/en not_active IP Right Cessation
-
2000
- 2000-09-26 JP JP2000292907A patent/JP2001119026A/en active Pending
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| US11908952B2 (en) | 2017-08-29 | 2024-02-20 | Samsung Electronics Co., Ltd. | Semiconductor devices and manufacturing methods thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100307635B1 (en) | 2001-11-02 |
| JP2001119026A (en) | 2001-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120801 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130731 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |