KR20010028235A - 반도체 장치의 콘택 형성 방법 - Google Patents

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Abstract

여기에 개시되는 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로서 본 발명에 따르면, 고온 리플로 공정 전후의 식각률의 차이를 이용하여 콘택 상부의 개구부 사이즈를 증가시킴으로써 후속 금속 증착 공정의 스텝커버리지를 향상시킬 수 있으며 저 저항 금속 콘택을 구현할 수 있다.

Description

반도체 장치의 콘택 형성 방법{METHOD OF FORMING A CONTACT IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로서, 좀 더 구체적으로 고온에서의 리플로(reflow) 전후에 따른 절연막의 식각 특성을 이용하여 형성되는 콘택의 상부 사이즈를 크게 하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법에 관한 것이다.
반도체 기판 내의 도전영역( 또는 불순물 영역) 및 하부배선과 상부배선사이의 전기적 연결은 통상적으로 절연막 내에 형성된 콘택에 도전물질을 채워 콘택 플러그를 형성하여 구현하는데, 이러한 두 도전영역 사이의 전기적 연결은 반도체 제조에 있어서 매우 중요한 기술중의 하나이다.
이러한 전기적 연결은 통상적으로 다음과 같은 순서로 형성된다. 먼저 도전영역 상에 절연막을 형성하고, 상기 절연막을 식각하여 상기 도전영역을 노출시키는 콘택 오프닝을 형성하고, 이어서 도전물질을 상기 콘택 오프닝에 채워 하부 도전영역과 전기적으로 연결되도록 한다.
반도체 장치에서 고집적화와 함께 수반되어지는 디자인 룰(design rule)의 감소는 콘택 크기의 감소 뿐 아니라, 이로 인하여 콘택 크기에 대비 깊이의 비를 나타내는 종횡비(aspect ratio)를 증가시켜 금속 등의 도전물질이 콘택을 채우는데 많은 어려움이 발생되고 있다.
알루미늄 합금( 예를 들면 알루미늄-실리콘, 알루미늄-구리)의 스퍼터 (sputter) 증착법이 콘택 오프닝을 채워 금속 배선막을 형성하는 방법으로 종래에 널리 사용되었다. 그러나 이러한 증착법은 현재의 마이크론 이하의 선폭을 가지는 콘택 오프닝을 채우는 기술로는 적합하지 않다. 이로 인해, 화학적 기상 증착법(chemical vapor deposition) 예를 들면 저압 화학적 기상 증착법, 플라즈마 강화 화학적 기상 증착법이 도입되어 내화성 금속(refractory metal) 예를 들면 텅스텐 같이 비교적 스텝커버리지가 우수한 물질을 높은 종횡비를 가지는 콘택 오프닝에 증착하여 콘택 플러그를 형성하고 배선(interconnection line)은 알루미늄으로 하는 플러그 제조 방법이 널이 활용되어 지고 있다.
한편 텅스텐은 금속 배선 공정에 있어서 콘택 오프닝을 채우는 물질로 널리 사용되는데, 이는 금속 배선으로 널리 사용되는 알루미늄 합금과 양립할 수 있기 때문이다. 티타늄막이 텅스텐 증착 전에 형성되는 데, 이는 컨트롤 가능한 낮은 오믹 콘택을 형성하기 위해서이다. 그러나 이러한 티타늄막은 반응성이 매우 높기 때문에 티타늄 질화막이 반응방지막으로 상기 티타늄막과 텅스텐막 사이에 형성된다. 또한 상기 티타늄막은 상기 티타늄 질화막과 하부의 절연막 사이의 접착강화막 역할을 한다.
이러한 오믹층/배리어막은 통상적으로 스퍼터 방법으로 형성되는데, 이러한 금속의 오버행(overhang) 문제로 인해 콘택 개구부가 더욱 작아져 후속 텅스텐 증착시 콘택 내부에 텅스텐이 거의 증착되지 못하는 콘택 증착 불량이 발생되며 도 1a 내지 도 1d 개략적으로 도시되어 있다. 도 1a 내지 도 1d는 종래 콘택 형성 방법을 개략적으로 나타내는 단면도이다.
먼저 도 1a를 참조하면, 반도체 기판(10) 상에 소자격리영역(12)이 정의되어 있고, 게이트(14) 및 소스/드레인(16)으로 구성된 트랜지스터가 형성되어 있다. 상기 게이트와 일 절연막(18)에 의해 전기적으로 분리된 비트라인(20)이 상기 일 절연막(18) 상에 형성된다. 다음 상기 비트라인(20)을 포함하여 상기 일 절연막(18) 상에 보로포스포실리케이트글래스(BPSG)막을 증착하고 리플로시켜 평탄한 상부 표면을 가지는 제 2 절연막(22)을 형성한다.
다음 포토레지스트 마스크(24)를 사용하여 상기 층간절연막들(22,18)을 이방성 식각하여 게이트 전극(14) 및 소스/드레인 영역(16)을 노출시키는 콘택(26)을 형성한다.
다음 도 1b를 참조하면 배리어막(28) 및 텅스텐막(30)이 형성된다. 배리어막(28)으로 통상적인 Ti/TiN이 스퍼터 방법으로 증착되는데, 콘택의 상부 에지 부분에 상대적으로 많이 증착되어 콘택 개구부의 사이즈를 감소시키며, 이로 인해 후속으로 증착되는 텅스텐이 콘택을 완전히 채우지 못하고 콘택 내에 보이드(32)를 형성하게 된다.
다음 텅스텐 플러그 형성을 위한 재식각(etch back) 공정이 수행되어 도 1c에 나타난 바와 같이 텅스텐 플러그(30a)가 형성된다. 다음 도 1d에 나타난 바와 같이 배선물질인 알루미늄 등이 증착되고 패터닝되어 금속배선(36)이 완성된다.
그러나 상기 플러그 형성을 위한 재식각 공정시 보이드에 의해 드러난 콘택 바닥 및 측벽의 텅스텐도 동시에 식각되며, 이로 인해 바닥 및 측벽의 텅스텐이 얇아지게 되고 콘택 불량을 야기하게 된다.
상기 문제점을 해결하기 위해서는 콘택 개구부가 콘택 바닥에 비해 상대적으로 더 크게 형성되는 것이 요구되어 진다. 이를 위해 일 예로, 먼저 습식식각에 의한 등방성 식각으로 절연막을 일정 부분 식각하여 포토레지스트 패턴에 의해 정의된 크기 보다 큰 콘택을 정의한 후, 건식식각으로 이방성 식각을 하여 콘택을 완성하는 방법이 있다. 그러나 이러한 방법은 습식식각의 컨트롤에 세심한 주의가 필요로 되는데, 도 2에 나타난 바와 같이 특히 콘택 사이의 간격이 좁은 부분에서는 습식 식각에 의한 등방성식각으로 원으로 표시된 바와 같이 포토레지스트 마스크의 리프팅(lifting) 또는 스웰링(swelling)의 우려가 있으며, 심할 경우 인접한 콘택들이 서로 연결 될 수도 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택 내부에 채워지는 금속물질의 스텝커버리지를 개선시키기 위해 콘택 개구부를 넓힐 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래 발명에 따른 콘택 형성 방법을 개략적으로 나타내는 단면도;
도 2는 종래 발명에 따른 콘택 형성 방법에서 발생되는 포토레지스트 리프트를 개략적으로 나타내는 단면도; 그리고
도 3a 내지 도 3f는 본 발명에 따른 신규한 콘택 형성 방법을 개략적으로 나타내는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 120 : 소자격리 영역
140 : 게이트 전극 160 : 소스/드레인 영역
180,220,240 : 리플로된 BPSG막 260 : 리플로 되지 않은 BPSG막
200 : 비트라인 280 : 금속 콘택
300 : 배리어막 320a : 텅스텐막
340 : 금속 배선
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 콘택 형성 방법은 콘택영역을 포함하는 반도체 기판 상에 제 1 보로포스포실리케이트글래스(BPSG)막을 증착하고 리플로를위한 열처리를 진행하여 상부 표면을 평탄하게 하는 단계와, 상기 평탄화된 보로포스포실리케이트글래스막 상에 제 2 보로포스포실리케이트글래스막을 증착하는 단계와, 그리고 상기 제 2 보로포스포실리케이트글래스막 및 상기 리플로 공정으로 평탄화된 제 1 보로포스포실리케이트글래스막을 이방성 식각하여 상기 콘택영역을 노출시키는 콘택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 일 특징에 의하면, 상기 리플로 공정으로 평탄화된 제 1 보로포스포실리케이트글래스에 비해 상기 제 2 보로포스포실리케이트글래스막의 식각률이 더 빨라 상기 제 2 보로포스포실리케이트글래스막 내에 형성된 콘택의 사이즈가 상기 리플로 공정으로 평탄화된 제 1 보로포스포실리케이트글래스막 내에 형성된 콘택의 사이즈 보다 더 크게 형성된다.
본 발명의 일 특징에 의하면, 제 2 보로포스포실리케이트글래스막은 약 1,000 옹그스트롬 내지 2,000 옹그스트롬의 두께를 가지도록 증착될 수 있다.
(작용)
도 3d에 나타난 바와 같이, 상술한 본 발명에 따른 콘택 형성 방법은, 콘택 영역(즉 게이트 전극 140과 불순물 확산영역 160)을 가지는 반도체 기판(100) 상에 평탄한 상부를 가지는 제 1, 2 그리고 3층간절연막(180,220,240)이 형성된다. 이들 층간절연막은 비용이 많이 들고 공정이 복잡하고 어려운 화학적 기계적 연마(chemical mechanical polishig:CMP) 방법을 사용하지 않고 보로포스포실리케이트글래스막을 증착한 후 고온 리플로 공정을 사용하여 평탄화된다. 그리고 상기 층간절연막의 최상부 층(240) 상에 하부 막질과는 식각특성이 다른 제 4 층간절연막(260)이 증착된다. 상기 제 4 층간절연막은 증착후 고온 리플로 공정이 수행되지 않아 하부 막질에 비해 이방성 식각에 대해 상대적으로 높은 식각 특성(식각이 빨리 된다)을 나타낸다. 따라서 콘택 형성을 위해 상기 층간절연막들을 식각할 때, 최상부의 제 4 층간절연막 내에 형성되는 콘택(280)의 개구부가 하부막질에 형성되는 콘택에 비해 넓어지는 프로파일을 가지게된다.
이로 인해 후속 금속 배선 형성 공정에서 보이드 없는 콘택저항이 우수한 금속배선을 형성할 수 있다.
(실시예)
본 발명은 반도체 장치의 콘택 형성에 관한 것으로서, 반도체 제조 공정에서 통상적으로 형성되는 트랜지스터, 비트라인 커패시터 등에 대한 설명은 간략히 설명한다. 도의 간략화를 위해 도면에는 반도체 기판의 특정 부분, 즉 코아/주변 영역만이 도시되어 있다. 또한 제시된 도면에서 증착되는 막질의 두께 및 형성되는 영역이 설명의 명확화 및 도의 간략화를 위해서 다소 과장되게 표시되어 있다.
이하 도 3a 내지 도 3f를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 3a는 반도체 기판 중 본 발명의 실시예에 따른 금속 콘택이 형성되는 부분만을 개략적으로 도시하고 있으며, 트랜지스터 및 비트라인이 형성된 반도체 기판의 주변 영역(peripheral region) 일부를 타나낸다. 먼저 반도체 기판(100)이 준비된다. 상기 반도체 기판은 통상적으로 실리콘 기판을 사용한다. 다음 소자분리공정이 진행되어 소자격리영역(120)이 형성되고 활성영역이 정의된다. 본 발명의 실시예에 있어서, 상기 소자분리공정으로 얕은 트렌치 격리 방법을 사용하였다. 다음 웰 형성을 위한 이온 주입 및 트랜지스터의 문턱전압 조절을 위한 이온주입이 진행된다.
다음 통상적인 트랜지스터 형성공정이 진행된다. 상기 트랜지스터는 캡핑막 및 스페이서로 보호된 게이트 전극(140) 및 불순물 확산영역인 소스/드레인(160)으로 구성된다.
반도체 기판의 셀 영역은 도시되어 있지 않지만 통상적으로 비트라인 및 커패시터 콘택 형성 공정의 마진을 증가시키기 위해 콘택 패드가 트랜지스터 양측의 반도체 기판 상에 형성된다.
다음은 비트라인 형성 공정으로 콘택 패드 형성후, 후속 비트라인 공정의 포토리소그라피 및 에칭 공정 마진을 증가시키기 위해, 평탄한 상부 표면을 가지는 제 1 층간절연막(180)이 형성된다. 상기 평탄한 제 1 층간절연막(180)은 보로포스포실리케이트글래스(BPSG)막을 증착한 후 고온에서 리플로(reflow)시켜서 형성하며, 약 3,000 옹그스트롬 내지 10,000 옹그스트롬의 두께를 가지도록 형성된다. 다음 상기 제 1 층간절연막(180) 상에 비트라인(200)이 형성된다. 비록 도시되지 않았지만, 상기 비트라인은 셀 영역의 비트라인 패드 및 주변 영역의 게이트 및 소스/드레인 영역에 전기적으로 연결되도록 형성된다.
다음 상기 비트라인(200) 및 상기 제 1 층간절연막(180) 상에 평탄화된 제 2 층간절연막(220)이 형성된다. 상기 제 2 층간절연막(220)은 상기 제 1 층간절연막과 동일하게 BPSG막을 증착한 후 고온에서 리플로시켜 평탄한 상부 표면을 가지도록 형성되며, 약 3,000 옹그스트롬 내지 10,000 옹그스트롬의 두께를 가지도록 형성된다.
그리고 나서, 도면에는 비록 도시되지 않았지만, 셀 영역에 통상적인 방법으로 커패시터가 커패시터 콘택 패드에 전기적으로 연결되도록 평탄화된 상기 제 2 층간절연막(220) 상에 형성된다.
다음 공정은 본 발명이 목적하는 금속 콘택 형성 공정이다. 상기 셀 영역의 커패시터를 포함하여 상기 제 2 층간절연막(220) 상에 평탄화된 제 3 층간절연막(240)이 도 3b에 나타난 바와 같이 형성된다. 상기 평탄화된 제 3 층간절연막(240)은 상기 제 1 및 제 2 층간절연막과 마찬가지로 BPSG막을 증착한 후 고온에서 리플로시켜 형성하며, 약 3,000 옹그스트롬 내지 10,000 옹그스트롬의 두께를 가지도록 형성한다.
다음 형성되는 콘택의 상부 개구부의 크기를 증가시키기 위해 상기 평탄화된 제 3 층간절연막(240) 상에 제 4 층간절연막이 도 3c에 나타난 바와 같이 형성된다. 상기 제 4 층간절연막(260)은 BPSG막을 증착하여 형성하며, 하부의 리플로 공정이 진행된 층간절연막들(180,220,240)과는 달리 고온 리플로 공정이 진행되지 않는다. 이는 이미 하부막질이 평탄화되어 있기 때문에 다시 평탄화를 위한 리플로 공정을 할 필요가 없기 때문이다. 상기 제 4 층간절연막(260)은 약 1,000 옹그스트롬 내지 2,000 옹그스트롬의 두께를 가지도록 증착된다.
상기 제 4 층간절연막(260)은 리플로 공정이 진행되지 않았기 때문에 리플로 공정이 진행된 하부막질과는 식각특성이 다르며, 이방성 식각에 대해 하부막질보다 빠른 속도록 식각이 되는 특성을 가지게 된다.
다음 포토리소그라피 공정 및 에칭 공정을 수행하여 상기 층간절연막들을 식각하여 상기 소스/드레인(160) 및 상기 게이트 전극(140)에 이르는 금속 콘택(280)을 형성한다. 이때, 상술한 바와 같이 상기 제 4 층간절연막(160)은 고온에서 리플로 되지 않아 평탄화를 위해 고온에서 리플로된 하부 층간절연막들(240,220,180)에 비해 식각률이 빠르기 때문에 도 3d에 나타난 바와 같이 콘택의 개구부가 넓어지는 프로파일을 가지게 된다.
콘택형성 후, 배리어막(300)으로 Ti/TiN막을 약 200 옹그스트롬 내지 800 옹그스트롬의 두께를 가지도록 형성하고 콘택의 나머지 부분을 채우도록 텅스텐을 증착한다. 상기 티타늄막(Ti)은 하부막질과의 오믹콘택(ohmic contact)을 위해 형성되고, 상기 티타늄 질화막(TiN)은 후속 금속 배선물질과 하부 막질이 반응하여 불안정한 막질을 형성하여 콘택저항을 악화시키는 것을 방지하기 위해 형성된다.
이때, 콘택의 상부 개구부가 확장되어 있기 때문에, 배리어막의 오버행 문제를 해결할 수 있으며, 텅스텐이 콘택 측벽 및 바닥에 균일하게 증착되게 된다. 상기 텅스텐은 약 2,000 옹그스트롬 내지 6,000 옹그스트롬의 두께를 가지도록 형성된다. 이후, 전면 재식각(etch back)을 진행하여 상기 배리어막(300) 상의 텅스텐을 제거하고 상기 콘택 내에만 남게 하여 텅스텐 플러그(320a)를 도 3e에 나타난 바와 같이 형성한다.
후속 공정으로 금속 배선 물질로 알루미늄, 알루미늄 합금 등의 금속을 증착하고 패터닝하여 도 3f에 나타난 바와 같이 금속 배선(340)을 완성한다. 본 발명의 실시예에 있어서 알루미늄이 약 3,000 옹그스트롬 내지 8,000 옹그스트롬의 두께를 가지도록 형성된다.
또한 도면에는 비록 도시되지 않았지만, 텅스텐 플러그를 형성하는 대신, 배리어막 형성후, 알루미늄을 증착하고 바로 패터닝하여 금속 배선을 형성할 수도 있다. 예를 들어 약 2,000 옹그스트롬 내지 6,000 옹그스트롬의 두께를 가지는 알루미늄을 증착하고 패터닝하여 형성할 수 있다. 또한 알루미늄 대신 텅스텐을 사용할 수도 있다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로서, 건식식각을 이용하여 콘택의 상부 개구부를 확장시킴으로써, 포토레지스트의 리프팅 문제, 배리어 금속막의 오버행 문제 및 콘택 불량을 방지할 수 있는 효과가 있다.
또한 본 발명에 따르면, 공정상 비용이 많이 들고 복잡하고 어려운 CMP 대신 BPSG 리플로를 통해 층간절연막을 평탄화하여 공정의 단순화 및 공정 비용을 낮출 수 있는 효과가 있다.

Claims (3)

  1. 반도체 장치의 콘택 형성 방법에 있어서,
    콘택영역을 포함하는 반도체 기판 상에 제 1 보로포스포실리케이트글래스 (BPSG)막을 증착하고 리플로를 위한 열처리를 진행하여 상부 표면을 평탄하게 하는 단계와;
    상기 리플로 공정으로 평탄화된 제 1 보로포스포실리케이트글래스막 상에 제 2 보로포스포실리케이트글래스막을 증착하는 단계와; 그리고
    상기 제 2 보로포스포실리케이트글래스막 및 상기 리플로 공정으로 평탄화된 제 1 보로포스포실리케이트글래스막을 이방성 식각하여 상기 콘택영역을 노출시키는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 리플로 공정으로 평탄화된 제 1 보로포스포실리케이트글래스막에 비해 상기 제 2 보로포스포실리케이트글래스막의 식각률이 더 빨라 상기 리플로 공정으로 평탄화된 제 2 보로포스포실리케이트글래스막 내에 형성된 콘택의 사이즈가 상기 제 1 보로포스포실리케이트글래스막 내에 형성된 콘택의 사이즈 보다 더 크게 형성되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 보로포스포실리케이트글래스막은 약 1,000 옹그스트롬 내지 2,000 옹그스트롬의 두께를 가지도록 증착되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100451989B1 (ko) * 2002-06-29 2004-10-08 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법

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