KR20010026894A - Method of fabricating a trench isolation - Google Patents

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Abstract

PURPOSE: A method for forming a trench isolation is provided to prevent a dent in a nitride liner. CONSTITUTION: In the method, a pad oxide layer(101) is formed on a semiconductor substrate(100), and then a pad nitride layer and an anti-reflective coating layer are sequentially formed thereon. After a photoresist etching mask is formed, the layers lying thereunder and the substrate(100) are dry-etched to form a trench therein. Thereafter, a thermal oxide layer(105) is formed on inner surfaces of the trench to remove silicon lattice defects. After that, the nitride liner(106) is formed on entire surfaces in the trench and on the substrate(100) to relieve stress applied to the inner surfaces of the trench during subsequent processes. Then, a trench isolation layer such as an undoped silicate glass(USG) layer is deposited on the nitride liner(106) enough to fill the trench, and heat-treated under oxygen atmosphere at a temperature of 850 to 1050 deg. C for one to three hours. Next, the trench isolation layer and the anti-reflective layer are planarized, and then the pad nitride layer is removed.

Description

트렌치 격리 제조 방법{METHOD OF FABRICATING A TRENCH ISOLATION}METHOD OF FABRICATING A TRENCH ISOLATION}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 격리의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing trench isolation.

반도체 장치의 고집적화와 더불어 그 제조 공정은 더욱 복잡해 지고 있다. 또한 단위 소자들 사이의 절연에 있어서, 작은 면적에 우수한 전기적 특성을 갖는 격리 기술의 개발이 요구되고 있다. 따라서 현재 LOCOS(LOCal Oxidation of Silicon) 격리기술의 문제점들을 해결하기 위한 방법으로 STI(Shallow Trench Isolation)기술이 연구 개발되어 공정에 적용되고 있다. 상기 STI는 실리콘 기판을 격리에 필요한 만큼의 깊이로 식각하여 트렌치를 형성한 후 상기 트렌치를 CVD(Chemical Vapor Deposition)산화막으로 채운 다음 평탄화 식각하여 소자 격리를 구현하는 트렌치 격리 방법이다.With the high integration of semiconductor devices, the manufacturing process is becoming more complicated. Also, in isolation between unit devices, development of isolation technology having excellent electrical characteristics in a small area is required. Therefore, as a way to solve the problems of LOCOS (LOCal Oxidation of Silicon) isolation technology, Shallow Trench Isolation (STI) technology is being researched and applied to the process. The STI is a trench isolation method in which a silicon substrate is etched to a depth necessary for isolation to form a trench, the trench is filled with a chemical vapor deposition (CVD) oxide film, and then planarized to realize device isolation.

그러나 종래의 트렌치 격리에 있어서, 트렌치에 채워지는 격리막과 실리콘간의 열팽창 계수(Thermal Expansion Coefficient)의 차이로 인해 발생되는 강한 스트레스(Stress)가 트렌치 내벽에 가해진다. 예를 들어, 트렌치 격리막인 USG(Undoped Silicate Glass)막은 실리콘 기판보다 약 3배 내지 10배 정도 작은 열팽창율을 갖고 있기 때문에 실리콘 기판상에 장력 스트레스(Tensile Stress)가 발생된다. 또한 게이트 산화막 형성등의 후속 산화 공정시 트렌치 내벽에 스트레스가 가해지게 된다. 즉, 후속 산화 공정시 트렌치 내벽이 산화되고, 이 때 발생되는 산화막의 부피 팽창으로 트렌치 내벽에 스트레스가 발생된다.However, in the conventional trench isolation, a strong stress is generated on the trench inner wall due to the difference in thermal expansion coefficient between the silicon filled in the trench and the silicon. For example, USG (Undoped Silicate Glass) film, which is a trench isolation film, has a thermal expansion rate that is about 3 to 10 times smaller than that of a silicon substrate, and thus a tensile stress is generated on the silicon substrate. In addition, stress is applied to the inner wall of the trench during a subsequent oxidation process such as gate oxide film formation. That is, during the subsequent oxidation process, the trench inner wall is oxidized, and stress is generated in the trench inner wall due to the volume expansion of the oxide film.

상기 원인들에 의한 스트레스는 트렌치내의 실리콘 격자 손상을 가져오며, 특히 상기 실리콘 격자 손상은 디스로케이션(Dislocation)등으로 나타난다. 이러한 디스로케이션은 주로 트렌치 하부의 측벽 및 코너 부위에서 발생되며, 이후 공정에서 접합누설(Junction Leakage) 및 트렌지스터의 소오스(Source)와 드레인(Drain)의 턴온(Turn-On)을 항상 유지하여 트렌치 격리의 절연 특성을 열화시킨다.The stresses caused by these causes result in silicon lattice damage in the trench, and in particular, the silicon lattice damage appears as dislocation or the like. These dislocations occur mainly in the sidewalls and corners of the trench bottoms, and in subsequent processes, trench isolation is maintained by always maintaining junction leakage and source turn-on drains. Deteriorates the insulation properties of the.

이와 같은 문제점을 개선하고자, 현재 트렌치 격리 공정에서는 트렌치 격리막을 형성하기 전에 실리콘 질화막 라이너를 트렌치에 형성한다. 상기 질화막 라이너는 트렌치 내벽의 산화를 억제하여 트렌치 내벽에 발생되는 스트레스를 방지한다.In order to remedy this problem, in the current trench isolation process, a silicon nitride liner is formed in the trench before the trench isolation layer is formed. The nitride film liner inhibits oxidation of the inner wall of the trench to prevent stress generated in the inner wall of the trench.

도 1A 및 도 1B는 종래의 반도체 장치의 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.1A and 1B are flowcharts sequentially showing processes of a trench isolation manufacturing method of a conventional semiconductor device.

도 1A를 참조하면, 종래의 반도체 장치의 트렌치 격리 제조 방법은 먼저, 반도체 기판상(1)에 패드 산화막, 패드 질화막 및 포토레지스트막이 차례로 형성된다. 상기 포토레지스트막이 패턴닝되어 마스크가 형성된다. 상기 포토레지스트 마스크가 사용되어 상기 패드 산화막, 패드 질화막이 이방성 건식식각된다. 상기 포토레지스트 마스크가 제거되고, 상기 건식식각에 의해 패드 산화막(2), 패드 질화막(3)으로 이루어진 다층막 구조의 트렌치 식각마스크가 형성된다.Referring to FIG. 1A, in the trench isolation manufacturing method of the conventional semiconductor device, first, a pad oxide film, a pad nitride film, and a photoresist film are sequentially formed on the semiconductor substrate 1. The photoresist film is patterned to form a mask. The photoresist mask is used to anisotropically dry etch the pad oxide film and the pad nitride film. The photoresist mask is removed, and a trench etching mask having a multilayered film structure consisting of the pad oxide film 2 and the pad nitride film 3 is formed by the dry etching.

다음, 상기 트렌치 식각마스크를 사용하여 반도체 기판(1)이 식각되어 트렌치가 형성된다. 상기 트렌치 형성시 발생되는 반도체 기판상의 격자구조 결함을 제거하기 위해 열산화막(4)이 형성된다. 상기 트렌치 내벽을 포함하여 반도체 기판 전면에 질화막 라이너(5)가 형성된다. 상기 트렌치 및 반도체 기판 전면을 채우도록 상기 라이너(5)상에 트렌치 격리막(6)이 형성된다.Next, the semiconductor substrate 1 is etched using the trench etch mask to form a trench. The thermal oxide film 4 is formed to remove the lattice defects on the semiconductor substrate generated during the trench formation. The nitride film liner 5 is formed on the entire surface of the semiconductor substrate including the trench inner wall. A trench isolation layer 6 is formed on the liner 5 to fill the trench and the entire surface of the semiconductor substrate.

도 1B를 참조하면, 상기 패드 질화막(3)을 식각정지층으로 상기 트렌치 격리막(6)이 평탄화 식각된다.Referring to FIG. 1B, the trench isolation layer 6 is planarized and etched using the pad nitride layer 3 as an etch stop layer.

다음, 상기 패드 질화막(3)이 인산 스트립(Strip) 공정으로 제거되면 트렌치 격리가 완성된다. 그러나 상기 패드 질화막(3)을 제거하기 위한 인산 스트립 공정에서 상기 질화막 라이너(5)가 상기 패드 질화막(3)과 동일 물질이기 때문에 동시에 식각된다. 상기 패드 질화막(3)을 완전히 제거하기 위해 과식각이 진행되기 때문에 상기 질화막 라이너(5)도 식각되어 리세스(Recess)된다. 즉, 상기 기판(1) 표면 상부보다 더 아래로 식각되어 상기 반도체 기판(1)과 트렌치 격리막(6) 사이에 홈이 생긴다. 이 홈이 덴트(7)라고 불린다.Next, the trench isolation is completed when the pad nitride layer 3 is removed by a phosphate strip process. However, in the phosphate strip process for removing the pad nitride film 3, since the nitride film liner 5 is the same material as the pad nitride film 3, it is simultaneously etched. Since overetching is performed to completely remove the pad nitride film 3, the nitride film liner 5 is also etched and recessed. In other words, a groove is formed between the semiconductor substrate 1 and the trench isolation layer 6 by being etched lower than the upper surface of the substrate 1. This groove is called the dent 7.

상기 덴트는 질화막 라이너의 두께(60Å-100Å)가 증가함에 따라 그 양이 증가하며, 상기 덴트량의 증가는 DRAM(Dynamic Random Access Memory)에서 셀 트렌지스터(Cell Transistor)와 같이 폭(Width)이 작은 트렌지스터(Small Transistor)에서는 덴트량이 깊어짐에 따라 트렌지스터 게이트(Gate)에 바이어스(Bias)인가시 전기장이 활성영역의 에지(Edge)에 강하게 증가하여 트렌지스터의 문턱전압(Threshold Voltage)을 감소하게 한다. 이러한 현상은 기생 트렌지스터를 형성하여 트렌지스터에서의 험프(Hump)특성을 나타나게 한다.The amount of the dent increases as the thickness of the nitride film liner (60Å-100Å) increases, and the increase in the dent amount is smaller in width (Cell Transistor) in the DRAM (Dynamic Random Access Memory). In the transistor, as the dent becomes deeper, when a bias is applied to the transistor gate, the electric field increases strongly at the edge of the active region, thereby reducing the threshold voltage of the transistor. This phenomenon forms a parasitic transistor, resulting in the Hump characteristic of the transistor.

본 발명의 목적은 질화막 라이너의 덴트를 방지하는 트렌치 격리 제조 방법을 제공하는 것이다.It is an object of the present invention to provide a trench isolation manufacturing method that prevents dents in nitride film liners.

도 1A 및 도 1B는 종래의 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 흐름도; 및1A and 1B are flow diagrams showing in sequence the processes of a conventional trench isolation manufacturing method. And

도 2A 내지 도 2D는 본 발명의 실시예에 따른 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.2A-2D are flow diagrams showing in sequence the processes of a trench isolation manufacturing method in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 반도체 기판 101 : 패드 산화막100 semiconductor substrate 101 pad oxide film

102 : 패드 질화막 103 : 반사 방지막102: pad nitride film 103: antireflection film

104 : 포토레지스트 105 : 열산화막104: photoresist 105: thermal oxide film

106 : 질화막 라이너 107 : 격리막106: nitride film liner 107: separator

상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 기판상에 식각마스크를 형성하는 단계; 상기 식각마스크를 사용하여 상기 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치 및 상기 식각마스크 상에 제1절연막을 형성하는 단계; 상기 트렌치가 완전히 채워지도록 상기 제1절연막상에 제2절연막을 형성하는 단계; 및 상기 트렌치 상부의 상기 제1절연막의 두께를 줄이도록 상기 트렌치 격리막을 열처리하는 단계를 포함한다.According to the present invention for achieving the above object, forming an etching mask on a semiconductor substrate; Forming a trench in the semiconductor substrate using the etching mask; Forming a first insulating layer on the trench and the etching mask; Forming a second insulating film on the first insulating film to completely fill the trench; And heat treating the trench isolation layer to reduce the thickness of the first insulation layer over the trench.

(실시예)(Example)

도 2A 내지 도 2D를 참조하여 본 발명의 실시예를 상세히 설명한다.2A to 2D, an embodiment of the present invention will be described in detail.

도 2A를 참조하면, 반도체 기판(100)상에 패드 산화막, 패드 질화막 및 반사 방지막(ARC:Anti-Reflective Coating)인 SiON이 차례로 형성된다. 상기 패드 산화막은 열산화(Thermal Oxidation)방법으로 70Å∼160Å정도 타겟(Target)으로 성장되며, 상기 패드 질화막 및 상기 반사 방지막은 각각 1500Å, 600Å의 두께로 형성된다. 상기 패드 질화막은 이후 트렌치 식각과정 및 평탄화 공정에서 마스크(Mask) 역할을 하며, 상기 반사 방지막은 사진 공정시 패턴크기의 균일성을 확보하는 이점이 있다.Referring to FIG. 2A, a pad oxide film, a pad nitride film, and an anti-reflective coating (ARC: Anti-Reflective Coating) are formed on the semiconductor substrate 100 in order. The pad oxide film is grown to a target by about 70 to 160 kV by a thermal oxidation method, and the pad nitride film and the anti-reflection film are formed to have a thickness of 1500 kPa and 600 kPa, respectively. The pad nitride film serves as a mask in the trench etching process and the planarization process, and the anti-reflection film has an advantage of ensuring the uniformity of the pattern size during the photolithography process.

상기 패드질화막상에 포토레지스트를 패턴닝하여 식각마스크(104)가 형성된다. 상기 식각마스크(104)를 사용하여 상기 패드 산화막, 패드 질화막 및 반사 방지막이 건식식각된다. 상기 건식식각된 패드 산화막(101), 패드 질화막(102) 및 반사방지막(103)은 다층 구조의 트렌치 식각마스크를 형성하게 된다.An etching mask 104 is formed by patterning a photoresist on the pad nitride layer. The pad oxide layer, the pad nitride layer, and the anti-reflection layer are dry etched using the etching mask 104. The dry etched pad oxide layer 101, the pad nitride layer 102, and the anti-reflection layer 103 form a trench etching mask having a multilayer structure.

도 2B를 참조하면, 상기 트렌치 식각마스크가 사용되어 반도체 기판(100)이 건식식각된다. 상기 건식식각에 의해 0.1㎛ 내지 1.5㎛의 깊이로 트렌치가 형성되고, 바람직하게는 0.25㎛ 깊이를 갖는 트렌치가 형성된다.Referring to FIG. 2B, the trench etching mask is used to dry etch the semiconductor substrate 100. By the dry etching, trenches are formed to a depth of 0.1 μm to 1.5 μm, and preferably trenches having a depth of 0.25 μm are formed.

상기 건식식각에 의한 상기 트렌치의 양측벽 및 바닥에 높은 에너지와 방향성을 가진 이온의 충격으로 실리콘 격자 구조 결함이 발생된다. 따라서 상기 실리콘 격자 구조 결함을 제거하기 위해 상기 트렌치 양측벽 및 바닥에 열산화막(105)이 100∼500Å의 두께로 형성된다.Silicon lattice structure defects are generated by the impact of ions having high energy and directivity on both sidewalls and bottom of the trench by the dry etching. Therefore, in order to remove the silicon lattice structure defect, the thermal oxide film 105 is formed to have a thickness of 100 to 500 Å on both side walls and the bottom of the trench.

다음, 상기 트렌치 내부 및 반도체 기판(100) 전면에 질화막 라이너(106)가 80∼120Å의 두께로 형성된다. 상기 질화막 라이너(106)는 후속 트렌치 격리막 형성 및 게이트 산화막 형성시 트렌치 내벽에 가해지는 스트레스를 완화시키는 버퍼층(Buffer Layer)역할을 하게 된다. 또한, 상기 질화막 라이너(106)의 두께가 증가 함에 따라 소자의 리프레시 특성은 향상되지만, 반면에 상기 질화막 라이너(106)의 두께 증가는 이후 인산 스트립(Strip) 공정에서 트렌치 상부의 질화막 라이너(106)가 과식각되 덴트(Dent)량을 증가시킨다. 따라서 트렌치 상부의 질화막 라이너(106)의 두께는 감소시켜 덴트량을 줄이는 동시에, 트렌치 하부의 질화막 라이너(106)의 두께는 증가시켜 소자의 리프레시 특성을 향상시키는 방법이 필요하다.Next, a nitride film liner 106 is formed in the trench and the entire surface of the semiconductor substrate 100 to a thickness of 80 to 120 Å. The nitride film liner 106 serves as a buffer layer to relieve stress applied to the inner wall of the trench during subsequent trench isolation and gate oxide formation. In addition, as the thickness of the nitride liner 106 increases, the refresh characteristics of the device may be improved, while the increase of the thickness of the nitride liner 106 may be followed by the nitride liner 106 above the trench in the phosphate strip process. Overetching increases dent. Accordingly, there is a need for a method of reducing the thickness of the nitride film liner 106 in the upper portion of the trench to reduce the dent amount, and increasing the thickness of the nitride film liner 106 in the lower portion of the trench to improve the refresh characteristics of the device.

도 2C를 참조하면, 상기 질화막 라이너(106)상에 트렌치가 완전히 채워지도록 트렌치 격리막인 USG막(107)이 6000Å의 두께로 증착된다. 상기 USG막의 증착은 플라즈마 화학 증착법(PECVD:Plasma Enhanced Chemical Vapor Deposition)을 이용하게 된다.Referring to FIG. 2C, a trench isolation USG film 107 is deposited to a thickness of 6000 Å so that the trench is completely filled on the nitride film liner 106. The USG film is deposited using plasma enhanced chemical vapor deposition (PECVD).

다음, 상기 트렌치 형성부위에서 격리막의 과도한 리세스(recess)를 방지하게 위해 900℃ 이상의 고온에서 상기 트렌치 격리막(107)을 열처리하게 된다. 상기 열처리 공정은 O2분위기에서 850℃ 내지 1050℃의 온도를 유지하며 1시간 내지 3시간 동안 수행하게 된다. 이 때, O2분위기에서의 열처리는 상기 질화막 라이너(106)를 함께 산화시키게 된다. 이러한 산화과정은 트렌치의 상부로 갈 수록 그 정도가 강해져 트렌치 상부의 질화막 라이너(106)가 트렌치 하부의 질화막 라이너(106)보다 더 많이 산화되며, 상기 산화과정으로 상기 질화막 라이너의 두께는 감소하게 된다.Next, the trench isolation layer 107 is heat-treated at a high temperature of 900 ° C. or higher to prevent excessive recess of the isolation layer at the trench formation portion. The heat treatment process is performed for 1 hour to 3 hours while maintaining a temperature of 850 ℃ to 1050 ℃ in O 2 atmosphere. At this time, the heat treatment in the O 2 atmosphere oxidizes the nitride film liner 106 together. This oxidation process becomes stronger as the upper portion of the trench becomes more oxidized than the nitride film liner 106 in the trench upper than the nitride film liner 106 in the lower trench, and the oxidation process reduces the thickness of the nitride film liner. .

결과적으로, 트렌치 상층부의 질화막 라이너(106)의 두께감소는 이후 인산스트립 공정에서의 덴트량을 감소시킨다. 또한 트렌치 하부의 질화막 라이너(106)의 두께는 자유롭게 조절 가능하여 리프레시 특성을 향상시킬 수 있다.As a result, the reduction in the thickness of the nitride film liner 106 in the trench upper layer reduces the amount of dent in the subsequent phosphate strip process. In addition, the thickness of the nitride film liner 106 under the trench may be freely adjusted to improve refresh characteristics.

다음, 상기 패드 질화막(102)을 정지층으로 사용하여 USG막(107) 및 반사 방지막(103)이 평탄화 식각된다.Next, the USG film 107 and the anti-reflection film 103 are planarized and etched using the pad nitride film 102 as a stop layer.

다음, 상기 패드 질화막(102)이 인산을 이용한 스트립공정으로 제거되면 도 2D에 도시된 바와 같이 트렌치 상부의 질화막 라이너(106)의 덴트(108)가 감소하는 것을 알수 있다.Next, when the pad nitride film 102 is removed by a strip process using phosphoric acid, as shown in FIG. 2D, the dent 108 of the nitride film liner 106 in the upper portion of the trench decreases.

본 발명에 따르면, 트렌치 상부의 질화막 라이너를 산화시켜 그 두께를 감소시킨다. 그 결과, 이후 인산 스트립 공정시 발생하는 질화막 라이너의 덴트를 방지할 수 있다.According to the present invention, the nitride film liner on the trench is oxidized to reduce its thickness. As a result, it is possible to prevent the dent of the nitride film liner generated during the subsequent phosphate strip process.

Claims (3)

반도체 기판상에 식각마스크를 형성하는 단계;Forming an etching mask on the semiconductor substrate; 상기 식각마스크를 사용하여 트렌치를 형성하는 단계;Forming a trench using the etching mask; 상기 트렌치 및 상기 식각마스크 상에 제1절연막을 형성하는 단계;Forming a first insulating layer on the trench and the etching mask; 상기 트렌치가 완전히 채워지도록 상기 제1절연막상에 제2절연막을 형성하는 단계; 및Forming a second insulating film on the first insulating film to completely fill the trench; And 상기 트렌치 상부의 상기 제1절연막의 두께를 줄이도록 상기 트렌치 격리막을 열처리하는 단계를 포함하는 것을 특징으로 하는 트렌치 격리 방법.And heat treating the trench isolation layer to reduce the thickness of the first insulating layer over the trench. 제 1 항에 있어서,The method of claim 1, 상기 제1절연막은 80Å 내지 200Å의 두께를 갖는 질화막을 포함하는 것을 특징으로 하는 트렌치 격리 방법.And the first insulating layer includes a nitride film having a thickness of 80 kPa to 200 kPa. 제 1 항에 있어서,The method of claim 1, 상기 열처리 공정은 O2분위기에서 850℃ 내지 1050℃의 온도를 유지하며 1시간 내지 3시간 동안 수행하는 것을 특징으로 하는 트렌치 격리의 방법.The heat treatment process is a trench isolation method characterized in that performed for 1 to 3 hours while maintaining a temperature of 850 ℃ to 1050 ℃ in O 2 atmosphere.
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* Cited by examiner, † Cited by third party
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KR100694976B1 (en) * 2004-12-20 2007-03-14 주식회사 하이닉스반도체 Method of forming a field oxide layer in semiconductor device

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