KR20010022442A - 조작이 보호되는 ｏｏｋ-변조 신호 수신용 회로 장치 - Google Patents

Abstract

본 발명은 특히 변조기 회로(demod), 변조기 회로의 다음에 접속된 디코딩 회로(decod) 및 수신된 데이타의 수신, 복조 및 처리를 제어하는 순차 제어기(SM)를 가지는 식별 시스템의 데이타 캐리어에서 사용되는 OOK-변조 신호를 수신하는 회로 장치에 관한 것이다. 순차 제어기(SM)에 의해 구동되는 스위칭 엘리멘트(S)는 복조기 회로(demod)와 디코딩 회로(decod) 사이에 배치되며, 상기 스위칭 엘리멘트(S)의 입력부는 복조기 회로(demod)의 출력부에 접속되고 출력부는 디코딩 회로(decod)의 입력부에 접속된다. 스위칭 엘리멘트(S)는 회로 장치의 리셋 입력에 접속된 제 2 출력부를 가진다.

Description

조작이 보호되는 ＯＯＫ-변조 신호 수신용 회로 장치 {CIRCUIT FOR MANIPULATION-PROTECTED RECEPTION OF AN OOK-MODULATED SIGNAL}

상기 회로 장치는 EP 0 669 591 A2에 알려져 있다.

식별 시스템의 경우, 데이타는 - 데이타 캐리어로서 이하 참조된 - 고정되거나 반고정된 유니트와 이동되거나 휴대 가능한 유니트 사이에서 교환되며, 전력은 바람직하게 유도 결합 또는 전자기 방사에 의해 고정 유니트로부터 데이타 캐리어로 종종 전송된다. 상기 장치의 예는 칩카드와 같은 휴대용 식별자를 가진 액세스 제어 장치이다. 그러나, 키-록 시스템(key-lock system)을 가진 일렉트로닉 부동화기(electronic immobilizer)가 또한 일반적인 타입의 식별 시스템의 일 예일 수 있다.

일반적인 타입의 식별 시스템에서, 데이타는 OOK 변조에 의해 고정 유니트로부터 데이타 캐리어로 전송되며, 고주파수 캐리어 신호는 - 가능하면 디지털 신호 처리를 위해 적당한 분할 및/또는 조절이 이루어진 후 - 클록 신호로서 직접 사용되며, 그 결과 공백 간격이 캐리어 신호에서 발생하며, 이는 변조가 클록 신호에서 나타나기 때문이다. 또한, 데이타 캐리어를 공급하는데 필요한 전력은 전송된 신호를 정류시키고 평활(smoothing)시킴으로써 얻어진다.

OOK-변조 캐리어 신호는 전송 및 수신된 신호 또는 상기 신호로부터 얻어진 클록 신호로부터 직접 복조된다. 이것은 클록 신호가 공백 간격을 가지며 그에 따라 복조가 됨으로써 가능하다. 알려진 식별 시스템의 데이타 캐리어의 회로는 클록을 짧은 순간 개폐하는 것을 유지하도록 구성된다.

데이타 수신은 순차 제어기(상태 머신;state machine)에 의해 제어되는 미리 정의된 프로토콜에 따라 발생한다. 수신 프로토콜의 규칙에 따라 허용되는 것과 달리, 동시에 클록의 인터럽션이 이루어지는 경우, 수신이 정지된다.

인스트럭션 또는 처리되는 값을 구성하는 데이타가 수신된 후에 상기 데이타는 처리된다. 상기 처리에는 판독 및 기록 데이타 또는 데이타 캐리어의 불휘발성 메모리의 값과 고정 유니트에 대한 데이타 전송, 가능하면 데이타 암호화가 포함된다. 수신된 데이타를 처리하는 동안, 데이타 캐리어는 어떤 다른 데이타와 그에 따른 임의의 클록의 인터럽션을 기대할 수 없으며, 이는 캐리어 신호가 고정 유니트에 의해 변조되지 않기 때문이다.

그러나, 이는 대체로 시스템이 정지된 클록을 허용하기 때문에 보안상 위험을 초래한다. 따라서 해커는 자기 자신을 시스템과 시뮬레이션하기 위해 클록을 정지시켜 게이트를 열고 회로의 각각의 상태를 조사하여 동작 구조 및 방법을 알 수 있다.

이 문제를 막기 위해, 전문가층에는 이미 100% OOK 변조 대신, 상대적으로 낮은 변조 인덱스로 진폭 변조를 사용하는 방법이 존재한다. 그러나, 이것은 덜 확고한 변조가 데이타 캐리어 상에서 실행되는 것을 의미하며, 낮은 생산량과 보다 복잡한 측정 방법 또는 비효율적인 호환성으로 인해 늘어난 비용을 초래한다.

이러한 이유로, 본 발명의 문제는 일반 타입 회로 장치의 상술한 단점을 피할 수 있다.

본 발명은 OOK(ON-OFF-KEYING)-변조 신호를 수신하는 회로 장치에 관한 것으로, 특히, 수신 회로, 수신 회로의 다음에 접속된 복조 회로와 복조 회로의 다음에 접속된 디코딩 회로를 가진 식별 시스템의 데이타 캐리어에 사용된 회로 장치에 관한 것이며, 디코딩 회로는 특히 수신 데이타의 수신, 복조 및 처리를 제어하는 순차 제어기를 가진다.

도 1은 본 발명에 따른 회로 장치의 기본적인 블록 다이아그램을 도시한다.

도 2는 재트리거될수 있는 모노플롭의 상세한 회로를 도시한다.

도 3은 연관된 신호 다이아그램을 도시한다.

본 발명은 청구항 1 항의 특징부에 의해 해결할수 있다. 유리한 개선점은 종속항에 주어진다.

제 1 항에 따르면, 스위칭 엘리멘트는 복조 회로와 식별 시스템의 데이타 캐리어 회로 장치의 디코딩 회로 사이에 배치되며, 상기 스위칭 엘리멘트는 - 순차 제어기에 의해 제어되며 - 어떤 데이타도 수신되지 않는 동작 상태의 회로 장치의 리셋 입력에 복조 회로의 출력부를 접속시키는데 사용된다.

만일 식별 시스템의 판독 상태로부터 데이타 캐리어로 어떤 데이타도 전송되지 않는다면, 전력을 전송하기 위해 여전히 전송되는 캐리어 신호는 변조되지 않는다. 그 결과로 복조 회로는 일정한 신호를 출력하며 캐리어 신호로부터 생성되는 클록 신호는 어떤 간격도 가지지 않는다.

만일 현재 해커가 이 인터럽션 시간에 회로 장치의 상태를 조사하기 위해 캐리어 신호와 그에 따른 클록 신호를 인터럽트한다면, 복조기 회로는 그 출력부에서 상태를 변화시키고, 다음으로 본 발명에 따라 회로 장치의 리셋을 일으키며, 클록을 인터럽트함으로써 회로 장치의 상태를 조사하지 못하게 한다.

고주파수 캐리어 신호의 클록 신호의 유도는 예를 들면 스위칭 레벨에서의 제한(limitation)과 변환(transformation)에 의해 영향을 받는다. 선택된 로직에 따라, 클록 신호는 클록 신호의 중단의 로우 또는 하이 레벨을 가질 것이다. 만일 복조 회로가 재트리거될 수 있는 모노플롭으로 유리하게 형성된 제 1 중단 인식 회로를 가진다면, 이는 보다 단순하고 그에 따라 보다 비용면에서 효율적이기 때문에 캐리어 신호가 게이트를 여는 동안 복조되는 신호의 상태를 알 필요가 있다. 복조되는 신호는 상술한 바와 같이 판독 스테이션에 의해 이미 전송되고 데이타 캐리어에 의해 수신된 신호로부터 생성된 클록 신호이거나 복조기 회로의 수신 신호로부터 생성되고 스위칭 레벨로 변환된 신호일 것이다.

해커에 의한 공격에 대해 보다 효과적으로 방비하기 위해, 제 1 중단 인식 회로에 인가된 신호의 정지 상태는 유리하게 불확정 상태일 수 있다. 이 경우, 본 발명에 따라, 복조 회로에 포함되는 제 1 중단 인식 회로는 입력을 무효로 하는 다른 중단 식별 회로, 회로 장치의 리셋 입력에 접속된 다른 중단 식별 회로의 출력부에 병렬로 접속된다. 스위칭 엘리멘트의 제 2 출력부와 제 2 중단 식별 회로의 출력부의 접속은 예를 들면 OR 게이트에 의해 이루어진다. 이 유리한 개선점은 클록 신호의 각각의 인터럽션이 이 시간에 발생되는 신호 레벨과 관계없이 식별되며 복조 회로에 공급되어 리셋에 이른다는 것을 보장한다. 동일 방식에 의하면 복조 회로의 제 1 중단 인식 회로의 앞에 미분 회로를 접속하는 것이 가능하다.

본 발명에 따른 회로 장치의 이전 개량은 만일 회로 장치가 데이타 처리 동작 상태에 있다면 리셋된다. 즉, 임의의 수신 데이타를 기대할 수 없다. 데이타를 수신하는 동안, 전송된 각각의 로직"0"은 인터럽션을 유도하기 때문에 클록 신호의 인터럽션이 허용된다. 이 사실은 핵커에 의해 잘못 사용될 수 있다.

이 문제를 해결하기 위해, 본 발명의 유리한 개선점에서는 제 3 중단 식별 회로가 제 1 중단 인식 회로와 병렬로 접속된다. 이 제 3 중단 식별 회로의 출력부는 또한 예를 들면 OR 게이트에 의해 회로 장치의 리셋 입력부에 접속된다. 그러나, 제 3 중단 식별 회로는 제 1 중단 인식 회로보다 상당히 긴 지연 시간을 가지기 때문에 클록 신호의 상대적으로 긴 중단이 있을 때만 회로의 리셋이 발생한다.

본 발명은 도면을 참조로 이하에서 상세히 설명된다.

도 1에는 일반적인 타입의 식별 시스템용의 데이타 캐리어의 코일(Sp)로 구현된 수신 안테나를 도시한다. 코일(Sp)의 터미널들은 출력부에서 데이타 캐리어에 필요한 공급 전압이 사용되는 정류기 회로(GL)에 접속되어 있다. 데이타 캐리어의 데이타를 고정 유니트에 전송하기 위해, 변조기(Mod)에는 그 동작이 단순히 화살표로 지시된다. 이는 이 변조기가 본 발명에는 중요하지 않기 때문이다. 수신 안테나(Sp)의 터미널들은 그 출력부에서 클록 신호(Cl)를 출력하는 클록 복구 회로(CL)에 접속되어 있다.

OOK 변조는 고정 유니트로부터 데이타 캐리어로 데이타를 전송하는데 사용되며, 따라서 캐리어 신호에 공백 간격(blanking interval)이 발생한다. 클록 신호(Cl)는 또한 이 공백 간격들을 가지며 따라서 이 클록 신호(Cl)는 복조기(demod)에서 복조를 위해 사용될 수 있다. 그러나, 안테나 코일(Sp)의 출력 신호를 복조기(demod)에 직접 공급할 수도 있다. 이 경우, 사용된 복조기 타입에 따라 적당한 신호 조절 회로가 필요하다.

복조기 회로(demod)의 출력 신호는 스위칭 엘리멘트(S)를 통해 디코딩 회로(decod)에 공급된다. 디코딩 회로(decod)의 출력 신호는 화살표로 표시된 데이타 캐리어에서 처리된다. 이 처리 과정은 본 발명의 회로 장치를 이해하는데 중요하지 않으므로 더이상 설명을 하지 않는다.

스위칭 엘리멘트(S)는 순차 제어기(SM)에 의해 구동되며 순차 제어기(SM)의 리셋 입력에 접속되는 제 2 출력부를 가진다. 순차 제어기(SM)의 동작에 따라, 스위칭 엘리멘트(S)는 디코딩 회로(decod) 또는, 예를 들면, 도시된 바와 같은 OR 게이트(OR)를 통하여 순차 제어기(SM)의 리셋 입력중 하나에 복조기 회로(demod)의 출력을 접속시킨다.

여기에서, 디코딩 회로(decod)는 데이타가 고정 유니트에 의해 수신되는 제 1 동작 상태인 복조기 회로에 접속된다. 전체 회로 장치는 클록 신호(Cl)의 공백 간격이 수신 프로토콜의 범위내에서 발생할 때까지 유지되도록 구성된다.

수신 데이타가 회로 장치에서 처리되는 제 2 동작 상태에서, 회로 장치 또는 데이타 캐리어는 고정 유니트로부터 어떤 데이타도 기대할 수 없으며 따라서 캐리어 신호는 변조되지 않고 이에 따라 어떤 공백 간격도 발생하지 않는다. 그러나, 만일 공백 간격이 발생한다면, 오용이 발생할 확률이 높다. 이러한 오용을 방지하기 위해, 본 발명에 따라 복조기(demod)의 출력부가 제 2 동작 상태인 순차 제어기(SM)에 의해 순차 제어기(SM)의 리셋 입력부에 접속되어 있으며 따라서 클록 신호(Cl)의 공백 간격의 발생은 전체 회로 장치의 리셋을 초래한다.

복조기 회로(demod)는 예를 들면 도 2 에 도시된 재트리거될 수 있는 모노플롭으로 형성된 제 1 중단 인식 회로(pause recognition circuit; PE1)를 가진다. 이 중단 인식 회로는 특정 극성을 가진 클록 중단만을 검출할 수 있다. 만일 클록 신호(Cl)의 공백 간격이 한정된 극성을 가지지 않는다면, 해커에 의해 공격 받을 수 있으며, 본 발명이 진행되는 동안 제 2 중단 식별 회로(PE2)에는 제 1 중단 인식 회로(PE1)를 무효로 하는 입력부가 제공되며 그 출력부는 OR 게이트(OR)를 통해 순차 제어기(SM)의 리셋 입력부에 공급된다.

도 1의 회로 장치는 수신 동작동안 클록 신호(Cl)의 공백 간격을 유지하기 때문에, 이 동작 상태에서 핵커는 공백 간격을 늘림으로써 회로를 조사하려고 시도할 수 있다. 이러한 오용을 방지하기 위해, 본 발명이 진행되는 동안, 제 3 중단 식별 회로(PE3)가 제공되며, 여기에는 또한 클록 신호(Cl)가 제공되며 OR 게이트(OR)를 통해 순차 제어기(SM)의 리셋 입력부에 공급된다. 그러나, 제 3 중단 식별 회로(PE3)는 두개의 다른 중단 식별 회로(PE1, PE2)보다 큰 시간 지연을 가진다. 왜냐하면, 한편으로는 이 중단 식별 회로(PE1, PE2)가 실패없이 응답하며, 다른 한편으로는 정상 변조(normal modulation)를 일으키는 공백 간격이 있을때, 회로 리셋을 일으키려 하지 않기 때문이다. 중단 식별 회로의 전형적인 지연 시간은 산업상 주파수(industrial frequency)와 일치하는 13.56MHz의 캐리어 주파수에 대하여 제 1 및 제 2 중단 식별 회로(PE1, PE2)의 경우 대략 30ns 이며 제 2 중단 식별 회로의 경우 대략 6㎲이다.

인버터 입력을 가진 제 2 중단 식별 회로(PE2)를 사용하는 대신, 제 1 중단 인식 회로(PE1)는 앞에 접속되며, 도 1에 점선으로 표시된 미분 회로(DS)를 가질 수 있다. 이 방식으로 클록 신호(Cl)의 공백 간격의 양 극성을 검출하는 것도 가능하다.

도 2에 재트리거될 수 있는 모노플롭 형태의 중단 식별 회로의 일 실시예가 도시되어 있다. 도시된 모노플롭은 직렬로 접속된 세개의 인버터(IN1 내지 IN3)로 구성되어 있으며, 저항(R)은 제 2 인버터(IN2)의 n-타입 채널 트랜지스터(Tr2)의 소스 터미널과 접지 터미널(Vss) 사이에 접속되어 있다. 또한, 캐패시터(C)는 제 2 인버터(IN2)의 n-타입 채널 트랜지스터(Tr2)의 로드 경로와 저항(R)에 병렬로 접속되어 있다.

도 2의 회로 기능은 도 3의 신호 다이아그램을 참조로 설명될 것이다. 신호가 고려되는 회로상의 지점은 로마 숫자(Ⅰ내지Ⅳ)로 표현하였다. 클록 신호(Cl)는 예를 들면 회로(Ⅰ)의 입력부에 인가될 것이다. 이 신호(Cl)는 하나의 로직 로우 상태(logic low state) 또는 심지어 다수의 로직 로우 상태가 전송될 때 공백 간격 또는 중단을 가진다. 이 신호는 제 1 인버터(IN1)에 의해 인버팅되며 제 2 인버터(IN2)의 입력부에 공급된다. 인버팅된 신호는 Ⅱ로 표현된다. 만일 제 2 인버터(IN2)의 입력부에서의 신호가 로직 로우 상태를 가지면, 제 2 인버터(IN2)의 p-타입 채널 트랜지스터(Tr1)는 스위칭되며 캐패시터(C)는 충전된다. 만일 제 2 인버터(IN2)의 입력부에서의 신호가 로직 하이 레벨로 상태가 변한다면, p-타입 채널 트랜지스터(Tr1)는 스위칭 오프되고 n-타입 채널 트랜지스터(Tr2)는 스위칭 온 되며 캐패시터(C)는 n-타입 채널 트랜지스터(Tr2)와 저항(R)의 경로를 통하여 방전된다. 캐패시터(C)와 저항(R)은 전류가 클록 신호의 반 주기동안 제 3 인버터(IN3)의 스위칭 임계값 이하로 떨어지지 않도록 유지되어야 한다. 모노 플롭의 입력 신호에 중단이 있을때만 캐패시터(C)는 전류가 제 3 인버터(IN3)의 스위칭 임계값 이하로 떨어지는 범위까지 방전하며 제 3 인버터(IN3)의 출력부는 그 상태를 변화시킨다.

사용된 클록 조절 회로(CL)의 타입에 따라, 클록 신호(Cl)는 Ⅱ에 도시된 신호를 가질 수 있으며, 다시 말하면 중단이 있을 때 하이 레벨을 가질 수 있다. 도 2의 회로의 상기 신호에 대해 중단을 검출하기 위해서는 다른 인버터 앞에 접속시키거나 또는 제 1 인버터를 빼야한다.

본 발명에 따른 회로 장치 및 유리한 개선점은 100% OOK 변조를 사용한 식별 시스템의 오용에 대해 신뢰할 만한 보안을 제공하는 것이다.

Claims (6)

1. - 복조 회로(demod)

   - 상기 복조 회로(demod)의 다음에 접속된 디코딩 회로(decod)

   - 수신 데이타의 수신, 복조 및 처리를 제어하는 순차 제어기(SM)를 가지는 식별 시스템의 데이타 캐리어에서 사용되는 OOK-변조 신호를 수신하는 회로 장치에 있어서,

   순차 제어기(SM)에 의해 구동되는 스위칭 엘리멘트(S)가 상기 복조기 회로(demod)와 상기 디코딩 회로(decod) 사이에 배치되며,

   상기 스위칭 엘리멘트(S)의 입력부는 복조기 회로(demod)의 출력부에 접속되고 그 출력부는 디코딩 회로(decod)의 입력부에 접속되며,

   상기 스위칭 엘리멘트(S)의 제 2 출력부는 회로 장치의 리셋 입력에 접속되는 것을 특징으로 하는 회로 장치.
2. 제 1 항에 있어서, 상기 복조기 회로(demod)는 제 1 중단 인식 회로(PE1)를 구비하도록 형성되는 것을 특징으로 하는 회로 장치.
3. 제 2 항에 있어서, 제 2 중단 인식 회로(PE2)가 상기 제 1 중단 인식 회로(PE1)에 병렬로 접속되며, 상기 제 2 중단 인식 회로(PE2)의 출력부와 상기 스위칭 엘리멘트(S)의 제 2 출력부는 OR 게이트(OR)에 의해 논리적으로 링크되는 것을 특징으로 하는 회로 장치.
4. 제 2 항에 있어서, 미분 회로(DS)가 상기 제 1 중단 인식 회로(PE1)의 앞에 접속되는 것을 특징으로 하는 회로 장치.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 1 중단 인식 회로(PE1)보다 긴 지연 시간을 가진 제 3 중단 인식 회로(PE3)가 상기 제 1 중단 인식 회로(PE1)에 병렬로 연결되며, 그 출력부는 상기 회로 장치의 리셋 입력부에 접속되는 것을 특징으로 하는 회로 장치.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 중단 인식 회로(PE1, PE2, PE3)들이 재트리거될 수 있는 모노플롭으로 형성되는 것을 특징으로 하는 회로 장치.