KR20010020454A - 집적회로 패키징을 위한 시스템 및 방법 - Google Patents

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KR20010020454A
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마틴.피 고에츠
샘마이.케이 브라운
조지.이 애버리
앤드류.케이 위그긴
탐.엘 토드
사무엘.더블유 비엘
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샘미 케이. 브라운
알파인 마이크로시스템즈 아이엔씨이
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Abstract

복수의 ICs를 효과적으로 상호연결하는 시스템 및 방법을 개시함으로써 열사이클링동안 여러소자의 열팽창 계수의 차이로 부터 발생하는 스트레스로 인한 접촉열화를 감소하는 반면에 전반적인 시스템의 전기적 성능을 개선하였다.

Description

집적회로 패키징을 위한 시스템 및 방법{A system and method for packaging integrated circuits}
본 발명은 반도체 소자의 패키징에 관련된 것으로, 더욱 상세하게는 반도체 기판상에 집적회로(ICs)를 상호연결하기 위한 시스템 및 방법에 관한 것이다. 전형적으로 전자 시스템은 완전한 시스템 기능을 제공하기 위하여 둘 또는 그 이상의 ICs로 제작된다. 최근까지 I/O 핀의 기능과 수에 관한 제한들은 출원 대다수의 경우 중요하지 않다. 그러나, 단일 IC에 더 많은 소자가 집적되고 클럭 속도가 증가됨으로서, I/O 핀의 성능과 수에 관한 제한은 반도체 제조업자에게는 중요하게 될 것이다. 이것은 복수 ICs에 근거를 둔 시스템의 전반적인 성능이 개별 ICs의 성능과 ICs간 시그널 성능의 함수이기 때문이다. ICs간 시그널의 성능은 시그널 수의 함수와 ICs의 I/O 핀에 연결되기 위해 사용된 수단의 전기적 특징으로 판명된다. 그러므로, ICs를 상호연결하기 위한 좀더 효과적인 수단은 가격, 사이즈, 성능, 무게 및 전자 시스템의 효율에 중요한 영향이 되는 것이다.
현재, ICs를 상호연결하기 위해 사용된 가장 보편적인 방법은 먼저 개별 ICs를 패키지한 다음, 패키지된 ICs를 인쇄회로기판 같은 기판상에 실장하는 것이다. 패키지의 사이즈는 전형적으로 IC가 메탈 리드프레임으로 제작되고 플라스틱 몰드케이스내에서 보호되는 것 보다 몇배 크다. 그다음 패키지된 ICs는 완전한 전자시스템을 생성하기 위해 인쇄회로기판상에 배치되어 솔더된다. 현재 방법의 장점은 저가이며 차후 취급하는 동안 IC를 보호한다는 것이다. 부가적으로, 패키지는 IC의 테스트를 위해 표준화된 캐리어로서, 디자인을 값싸고 빨리 만들 수 있는 인쇄회로기판으로 바꾸는 것 같은 행위이다. IC를 인쇄회로기판에 조립하는 것은 자동화된다. 결국, 현재의 시스템은 인쇄회로의 재작업을 허용한다.
ICs 상호연결의 좀더 유효한 방법은 솔더연결을 통해 집적회로에 연결된 메탈리제이션을 갖는 실리콘 기판에 플립-칩 기술을 사용하는 것으로 증명되어 왔다. 집적회로와 기판간의 이 형태의 커플링은 다른 상호연결 기술과 비교하면 I/O 핀의 수가 증가한다. 전통적인 플립-칩 기술의 결점은 연속적으로 반복된 열 사이클링이 전기적 연결의 열화와 관계된다.
그러므로, 필요한 것은 I/C기판 인터페이스의 열적 열화를 피하는 반면에 *집적회로에 대한 증가된 I/O의 실장기술이다.
본 출원은 샘마이 케이 브라운, 조지 이 에버리, 앤드류 케이 윙긴, 탐 엘 토드 및 샘 벨을 공동 발명자로 갖으며 알파인 마이크로시스템즈에 양도된 것으로, 1997년 5월 23일에 출원된 미국 특허출원번호 60/047,531의 미국 특허 가출원 "집적회로 패키징을 위한 시스템 및 방법"의 비가출원이다. 미국 특허번호 60/047,531출원은 그 자체로 그대로 연관되어 문서에 의하여 통합된다.
전원면과 상기 전원면으로 부터 일정간격 떨어진 전도성 본드패드와 그들 사이에 배치된 절연체를 가지는 루팅 캐리어를 특징으로 하는 집적회로를 위한 실장기 및 그 제작 공정이 제공된다.
절연체는 전원면과 그들내에 위치된 금속접촉을 갖는 전도성 본드 패드간을 확장하는 비아(via)를 포함한다. 금속접촉과 본드패드는 본드패드의 지름과 금속접촉 지름간 비가 2:1부터 5:4인, 다시 말하면 솔더패드가 어느곳에서나 비아 지름보다 125%에서 200% 큰 범위에 있는 원형 단면을 갖는다. 본 발명은 금속접촉의 크랙에 인한 결과로 발생하는 거기에 실장된 루팅 캐리어와 집적회로간 전기적 열화를 밝히는데 근거를 둔다. 이 문제를 해결하기 위해 금속접촉에 대한 본드패드의 상대적인 사이즈는 임계적인 것으로 밝혀졌다. 특히, 임계사이즈는 전술한 비를 갖는 본드패드 지름과 금속접촉 비로 결정된다. 이 구조로서, 금속접촉에 대한 스트레스는 전기도금 기술을 사용하여 솔더범프가 솔더패드상에 배치할 때 컨트롤되는 솔더범프에 의해 받는데, 이는 본드패드상의 솔더범프의 사이즈 조절을 하기 때문이다. 전기도금 기술을 사용하여 솔더범프를 배치할 때, 솔더범프는 반구체 형태를 취한다. 솔더범프가 대략 본드패드의 지름과 같도록 하기위해 충분한 양의 솔더가 제공된다.
본 발명의 하나의 실시예에 있어서, 실리콘으로부터 형성된 복수의 루팅 캐리어와 관련하여 사용된 것을 설명하는바, 각각은 거기에 부착된 IC를 갖는다. 반도체 보드는, 전형적으로 복수의 시그널 트래이스와, 실리콘 부재의 영역이 둘러싸여지는 복수의 본드사이트를 갖는 실리콘으로부터 형성된다. 한 부분의 복수 시그널 트래이스는 전기적으로 비전도성 영역을 정의하는, 영역으로부터 떨어진, 복수 본드사이트의 하나로부터 각각의 시그널 트래이스 부분을 연장하기 위하여 복수 본드사이트와 연관되어 있다. 루팅캐리어 상의 전도성 본드패드는, 마지막 위치하는 위치에 배치될 때, 본드패드의 각각의 부분이 본드사이트의 부분의 하나를 중첩하도록 영역을 둘러싸는 본드사이트의 일 부분을 중첩한다. 루팅캐리어는 복수의 전도성 트래이스와 비전도성 영역을 중첩하고 전기적 커뮤니케이션에 있는 한쌍의 본드사이트를 위치하도록 하기 위해 한쌍의 본드패드 간에 연장되는 서브그룹을 포함한다. 집적회로는 루팅캐리어의 남아있는 본드패드의 한 부분에 결합되고 비전도성 영역을 중첩하기 위해 거기에 위치된다. 비전도성 영역은 전형적으로, 보드를 갖는 마지막 위치하는 위치에 이르는 루팅캐리어에 따라, 개구내에 맞도록 하기위해 루팅캐리어상에 위치되는 집적회로를 갖는 집적회로의 단면 영역을 초과하는 영역을 갖는 개구를 구성한다.
많은 장점과 특징을 갖는 본 발명의 이들 실시예와 다른 실시예는 이하의 본문과 첨부된 도면에서 좀더 상세히 설명된다. 도면에서, 동일하거나 기능적으로 유사한 엘리먼트는 같은 레퍼런스 번호를 나타낸다.
도 1은 본 발명의 시스템에 따른 집적회로의 효과적인 상호연결을 위한 다른 구성요소들의 분해도,
도 2A-2C는 각각 보드상의 IC/캐리어 부분조립품의 평면도, IC/캐리어 부분조립품의 측면도, 보드상의 IC/캐리어 부분조립품의 측면도,
도 3은 캐리어상에 전기적으로 상호연결된 예제 셋트,
도 4는 상기 도 3에 도시한 캐리어의 단면도,
도 5A-5B는 각각 캐리어상에 장착된 단일 IC, 캐리어상에 장착된 복수 IC,
도 6은 인쇄회로기판에 장착된 IC-캐리어-보드 부분조립품의 측면도,
도 7은 본 발명의 대안적인 실시예에 따른 IC-캐리어-보드 조립품의 하향 평면도,
도 8은 본 발명의 방법에 따른 효과적으로 IC를 상호연결하기 위한 단계를 도시한 것이고,
도 9는 본 발명의 대안적인 방법에 따른 IC를 상호연결하기 위한 방법 단계를 도시한 것이고,
도 10은 본 발명에 따른 캐리어 웨이퍼의 간략화된 평면도,
도 11은 도 10에 도시된 캐리어 웨이퍼 일부분의 상세한 평면도이다.
본 발명은 개선된 전반적인 시스템 성능을 갖는 복잡한 전자소자를 형성하기 위한 ICs의 효과적인 상호연결을 위한 시스템 및 방법을 제공한다.
도1은 캐리어(12)와 복수개의 개구(16)를 갖는 보드(14)에 실장된 집적회로(IC)(10)의 분해도이다. 도시한바와 같이 보드(14)는 네 개의 개구(16)을 가지지만 개구(16)의 수는 보드(14)에 연결된 캐리어의 수에 따라 변한다. 유사하게, 개구(16)를 동일한 사이즈로 나타내었지만 개구의 사이즈는 보드(14)에 전기적으로 연결되는 ICs의 사이즈에 의해 결정되는 것으로서 다른 예제에서 사이즈는 다를 수 있다. 도1에 나타낸 예제에서, 캐리어(12)는 IC(10)에만 연결되어 있다. 그러나, 나중에 언급되지만 캐리어(12)는 하나 이상 또는 다른 전자소자에 연결될수 있다. 캐리어(12)가 단지 하나의 IC에 연결된다면 시스템에 대한 캐리어의 수는 복합 IC에서 IC의 수에 의존할 것이다. 양호한 실시예에서, 캐리어의 사이즈는 복합 IC에서 ICs의 사이즈에 대응하며, 보드의 사이즈는 복합 IC의 사이즈에 대응한다.
캐리어(12)는 양호하게는 보드(14)와 IC(10)에 열적으로 적합하기 때문에 캐리어(12)는 IC(10)와 보드(14)에 연결된다. IC(10), 캐리어(12) 및 보드(140간 열팽창 보상은 IC와 패키지간 연결을 하는 와이어 같은 유연한 물질을 사용함으로써 이루어질수 있다. 대안적으로, 본딩물질은 스트레스를 제한하기 위해 사용될수 있다. 그러나, 양호한 방법은 유사한 열팽창계수(CTE)를 갖는 물질로 만들어진 캐리어(12)와 보드(14)를 갖는 것이다. 양호한 실시예에서, IC로서 캐리어(12)와 보드(14)는 동일한 물질로 만들어진다. ICs가 전형적으로, 상대적으로 낮은 CTE를 갖는 단결정 실리콘으로 제조되기 때문에 실리콘은 캐리어와 보드 물질로양호하다. 그러나, 적합한 CTE를 갖는 갈륨 아세나이드(GaAs)나 다른 물질도 또한 이용될수 있다.
도1은 또한 보드(14)상에 상호연결을 보여준다. 보드(14)는 반도체 포토 리소그래피 공정으로 제조되므로 보드(14)상에서 보드 상호연결(20)의 루팅(routing)밀도는 종래의 보드 레벨 상호연결에 대한 것보다 높다. 캐리어(12)상의 연결(22)은 보드(14)상의 연결(24)의 본드패드 패턴에 맞도록 미리 제조된다. 따라서, 보드(14)는 인접하는 캐리어와 ICs간 상호연결(20)을 통하여 루팅의 적어도 단층의 메카니컬 베이스와 수단을 제공한다. ICs 간의 시그널이 인접하는 칩을 통해 패스되도록 함으로써 캐리어간에 IC 상호연결이 양호하게 분배되는 것으로서 보드(14)에 양호하게는 비아가 없다. 모든 서브시스템 루팅이 양호하게는 개별 캐리어를 교차하여 분배되기 때문에 보드루팅의 복잡성은 단일 노드셋트로 줄어든다. 단일 상호연결 보드와 비교하여, 캐리어간 상호연결 분배는 상호연결 테스크를 크게 간략화하고, 전반적인 시스템 성능을 크게 개선한다. 보드가 양호하게는 단지 하나 레벨의 상호연결을 갖더라도, 수율이 임계가 아닌 응용에서 보드(14)는 복수 레벨의 상호연결을 갖는다. 이와 같은 응용에서, 크로스오버(crossover)뿐만 아니라 패스쓰루(pass-through)를 포함하는 상호연결로서 보드(14)에는 비아가 있다.
도2A-2C는 각각 보드(14)상에 IC/캐리어 부분조립품(25)의 평면도, IC/캐리어 부분조립품(25)의 측면도, 보드(14)상에 IC/캐리어 부분조립품(25)의 측면도이다. 도 2B에 나타낸바와 같이,부분조립품(25)은 캐리어(12)에 실장된 IC(10)로 구성된다. 캐리어(12)는 IC(10)의 본드패드패턴과 보드(14)를 각각 비추기 위해 얼라인된 어레이에 위치되는 솔더범프(연결(21)과 (22)로 도시됨)로 미리 제조된다. IC(10)는 연결(21)을 통하여 캐리어(12)에 본딩된 플립칩이다. 도2C에 도시된바와 같이, 각각의 부분조립품(25)은 IC(10)가 개구(16)내에 맞도록 하기 위해 보드(14)에 실장된다. 볼 수 있는바와 같이, 캐리어(12)는 개구(16) 주위에 연장되며 연결(22)을 통하여 보드(14)에 연결된다. 전형적으로, IC(10)와 캐리어(12)간 연결(21)의 수는 캐리어(12)와 보드(14)간 연결(22)의 수와 같지 않을 것이다.
개구(16)의 사용은 IC(10)의 윗면, 캐리어(12)의 윗면, 보드(14)의 윗면에 의해 형성된 평면내에 놓여진 모든 시그널 연결을 가능하게 한다.
캐리어(12)와 보드(14)에 대해 동일한 물질을 사용함으로써, 캐리어(12)와 보드(14)간에 직접적인 솔더 연결이 이루어질 수 있다.
IC(10)와 캐리어(12)가 양호하게 동일한 물질로 만들어지기 때문에 시그널 연결은 캐리어상에 또한 직접적으로 솔더되고 IC에 연결될 수 있다. 이전에 논의한바와 같이, 캐리어(12)상의 솔더범프는 IC(10)의 본드패드 패턴을 비추기 위해 얼라인 된다. 따라서 IC(10)는 솔더 범프될 필요가 없다.
IC를 캐리어에, 캐리어를 보드에 연결하기 위해 솔더범프를 사용하는 잇점은 외부 시그널 연결의 수를 유용하게 최대화하기 위하여 영역 어레이를 사용할 수 있다는 것이다. 부가적으로, 와이어본딩과 연관된 기생(Parasitic)이 제거될 수 있다. 솔더범프 플립칩 본딩은 자동화 공정이고 범핑비용은 핀 카운트에 따라 증가하지 않는다. 따라서, 솔더범프의 사용은 낮은 비용을 유지하는 반면에 I/O 핀카운트의 집적도를 높일 수 있다.
도3은 캐리어(12)상에 전형적인 전기적 상호연결 구성을 나타낸 것이다.
간단한 것에 대해, 상대적으로 작은수의 연결이 도시되었다. 보는바와 같이 캐리어(12)는 그 주변을 따라 연결(22)와 중심부분 주위 연결(21)을 갖는다. 연결(21)과 (22)는 IC(10)를 캐리어(12)에 연결하고, 캐리어(12)는 보드(14)에 각각 연결된다.
연결(21)은 내장된 상호연결을 사용하여 연결(22)에 루틴될 수 있으며, 이러한 루팅은 적어도 하나의 크로스오버를 갖을 수 있다. 이 크로스오버는 시그널이 캐리어(12)상에 IC로 패스되고 IC로부터 패스되도록 한다.
부가적으로, 캐리어(12)상에 시그널패스는 IC루팅의 독립이 될 수 있다. 이 독립시그널 패스는 인접 IC로 부터 다른 인접 ICs까지 시그널에 대해 통과하도록 한다. 이 방법에서, ICs의 상호연결은 개별 캐리어를 교차하여 분배된다.
연결(21)과 (22)는 특별한 복합ICs의 응용에 따라 결정된다. 연결(21)와 (22)가 반도체 포토리소그래피 기술을 사용하여 제조되기 때문에, 루팅밀도 결과는 원-칩 상호연결의 밀도와 매우 유사하다. 특히, 연결(21)과 (22)는 솔더범프의 내부와 외부 로우(row)를 통하여 만들어지고 IC(10)의 본드패드와 보드(14)와 매치하기 위해 패턴에 증착된다. 이것은 솔더범프가 개별ICs상에 위치하는 필요성을 제거한다. 외부 상호연결로 알려진, ICs간 연결수는 일반적으로 IC상에 트랜지스터를 연결하기 위해 사용된 상호연결 밀도보다 확실하게 적은 상호연결 밀도를 요구한다.
따라서, 외부 상호연결 밀도는 IC자체를 제작하기 위해 사용되는 동일하거나 적은 개선된 반도체 공정을 사용함으로써 항상 충분히 높게 만들 수 있다. 이 동일한 기술을 사용하여, 외부상호연결은 또한 IC자체영역보다 같거나 적은 영역내에 맞도록 만들어질 수 있다. 이것은 인쇄회로기판의 사이즈와 영역이 일반적으로 ICs자체보다 몇배 크므로 현재 방법을 능가하여 중요한 수율 잇점을 제공한다.
도3과 도4를 참조하면, 캐리어(12)는 복수-레벨 반도체 메탈리제이션 공정으로부터 제조된다. 시그널패스와 전원면에 전기적 연결은 15와 17로 도시한 비아의 사용을 통하여 이룰 수 있다. 각각의 비아에 있어서, 금속접촉은 본드패드로 부터 전도층까지 연장된 곳에 배치되어있다. 비아(15)에 관하여, 금속접촉(15a)는 전도성 본드패드(15b)로부터 시그널층(12a)와 전기적 통신에 있는 시그널트래이스(15c)까지 연장된 곳에 배치되어 있다. 금속접촉(17b)는 비아(17)에 배치되고 전도성 본드패드(17b)로부터 전원면(12c)까지 연장된다. 전형적으로 모든 비아는 같은층에 있으며 커스텀은 싱글-마스크 프로그래밍에 의해 제조되는 레벨에서 쉽게 만들어지도록 연결(21)과 (22)를 바꾼다. 각각의 새로운 응용에 대해, 비아의 위치는 요구되는 특별한 IC 상호연결에 따라 결정될 수 있다. 일단 비아의 위치가 결정되면, 단지 비아를 포함하는 층을 바꾸는 것이 필요하다.
캐리어(12)는 적어도 800 시그널패스/㎠의 복수레벨 상호연결 매트릭스를 포함한다. 상호연결 매트릭스의 구성은 마스크 프로그램이 가능하고 20㎓ 초과하는 고속데이터 시그널전파에 유용하다. IC(10)의 입출력시그널(I/O)은 IC(10)의 I/O 밀도를 효과적으로 트리플링(tripling)하는 다이의 복수면에 루틴될수 있다.
캐리어(12) 상호연결 매트릭스는 두 개의 시그널층(12a)와 (12b)로 구성되며 전원(12c)과 그라운드(12d)에 대해 기준면간에 삽입된다. 각각의 층은 구리 전기도금된 5㎛이다.
전원층(12c)은 Vdd에 대해 기준면을 제공하며 본드패드 연결(12e)이 배치되는 틈을 포함한다. 두 개의 전원면(12c)와 (12d)간을 두 개의 일정간격 떨어진 시그널패스(12a)와 (12b)으로 둘러쌈으로써 시그널패스(12a)와 (12b)에서 크로스토크와 동시 스위칭노이즈(SSN)같은 노이즈가 줄어든다.
크로스토크는 두 개의 인접한 시그널 라인간의 상호 캐패시턴스로 부터 생긴다. 캐리어(12)의 경우, 결과적인 크로스토크 노이즈는 아래와 같이 예상할 수 있다.
Vcn = 0.176 × 10-9(Vin/τ상승)
여기서 Vin은 입력전압이다. 떨어진 끝단 크로스토크는 삭제하거나 무시될 수 있다. 출력 버퍼의 방전패스에 의해 형성된 Vpp/Vss루프에서 생성된 SSN은 종종 그라운드 바운스(ground bounce)로 불리우므로 로컬 그라운드면(12d)(뿐만아니라 전원면(12c)에도 적용됨)상에 중첩된다. 노이즈전압의 양은 아래와 비슷할 수 있다.
Vssn = LeffdI/dt
여기서 Leff는 그라운드 연결로 패키지하기 위한 다이의 유효자체 인덕턴스이다. 방정식은 네가티브 피드백효과 dI/dT를 무시함으로써 Vss를 과대평가하는 경향이 있다. 회로노이즈 마진은 SSN의 존재에서 적당한 작동을 보장받도록 충분해야만 한다. 캐리어(12)에 대한 플립-칩 어탯치 공정이 사용되었고,보드(14) 조립품은 극히 낮은 (＜0.1nH) 기생 인덕턴스를 제공하며, 캐리어(12)는 구멍을 뚫지 않은 기준면을 포함한다.
두 개의 전원면(12c)와 (12d)간을 두 개의 일정간격 떨어진 시그널패스(12a)와 (12b)으로 둘러쌈으로써 각각의 전원면(12c)(12d)와 시그널패스(12a)(12b)간 간격은 캐리어의 양을 초과하여 일정하도록 쉽게 제어될 수 있다.
이것은 전원면(12d)과 시그널패스(12b)뿐만아니라 전원면(12c)과 시그널패스(12a)간에 일정 임피던스를 형성하는데 유용한다.
부가적으로, 크로스토크는 시그널패스(12a)를 가장 가까운 전원면(12c)에 위치시키고 시그널패스(12b)를 가장 가까운 전원면(12d)에 위치시킴으로써 피해진다. 이 방법에서, 패스(12a) 또는 (12b)의 하나를 따라 전파하는 시그널에서 전류에 대한 리턴패스는 인접한 시그널 패스라기 보다는 전원면(12c) 또는 (12d)이다.
노이즈는 드라이버와 리시버간 임피던스 미스매치에 의해 야기되는 반사노이즈를 제거함으로써 좀더 줄일 수 있다.
반사노이즈는 시그널의 경과(flight)시간이 시그널의 상승시간과 비교될 때 문제가 된다. 결과적으로, 다음의 조건을 만족하는 매우 짧은 연결은 반사노이즈 문제를 최소화할 것이다.
tfight＜ trise/4
대표적인 캐리어(12) 시그널을 상호연결하는 경우, 경과시간은:
경과∼50ps이다.
그러므로, 상승과 하강시간을 ＞200ps 유지함으로써 반사노이즈와 셋팅시간에 결과적인 영향은 피할 수 있다. 3.3V 천이의 경우, 이는 상호연결당 ＜66pF의 상호연결 로드 캐패시턴스로 표현된다. 이 방식에서, 캐리어(12)는 단일IC(10) 또는 복수 ICs(10)의 여러 패드를 상호연결하기 위한 것으로써 낮은 노이즈를 갖는 고밀도 루팅구성을 제공한다.
한편, 보드(14)는 인접한 캐리어(12) 사이에 단층 루팅을 제공하는 반면에 캐리어(12)에 대해 메카니칼 베이스로서 제공된다. 복수층 캐리어(12) 상호연결 매트릭스와 보드(14) 상호연결의 결합은 단층 시그널 패스의 결합은 복수칩 서브시스템 보다 많은 XY 상호연결 면을 연속적으로 효과적으로 생산한다. 인접한 보드(14)에 직접적인 연결을 갖지 않는 캐리어(12)는 다른 캐리어(12)와 전원면(12c)와 (12d)를 공유한다. 비록 필요하지는 않더라도, 데이터 커뮤니케이션에 있는, 다시 말하면 전기적으로 결합된, 캐리어 및/또는 ICs(10)는 서로 가장 가깝게 위치하여 있는 것이 양호하다.
부가적으로, 개별IC(10)의 필요조건은 전체 피크에 대해 적당한 전류-이동 패스를 제공하여, 캐리어(12)와 보드(14) 결합이 소자의 예상되는 전원 소비를 만족하도록 충분한 전원소산을 제공하여야만 한다. 캐리어(12)와 보드(14)의 결합의 전원 특성을 개선하도록 하는 효과에 있어서, IC(10)는 낮은 스윙(swing) 기술을 사용하는 것이 양호하다.
도4, 5A 및 도B를 참조하면, 하나 또는 그 이상의 ICs(10)는 레지스트와 캐패시터같은 다른 전기소자(도시않음)와 함께 캐리어(12)상에 실장될 수 있다.
그러므로, 캐리어(12)는 그 자체내에서 복수-칩 모듈로서 작용한다. 이것은 좀더 많은 소자가 보드(14)상에 상호연결될 수 있는 장점이 있다. 더구나, 중간보드로서 캐리어(12)를 갖는 상호연결은 온-칩(on-chip)으로 상호연결하는 것에 필적된다. 캐리어(12)상에 IC(10)의 커플링을 유용하게 하기 위해, 솔더범프(19)는 본딩패드(15b)와 (17b)의 정상에 실장된다. 금속접촉(15)(17) 및 본드패드(15b)(17b)는 전형적으로 구리로 형성되며, 니켈과 금 층(21)은 본드패드(15b)(17b)에 솔더범프(19)의 접착력을 유용하게 하기 위해 솔더범프(19)와 본드패드간에 배치될 수 있다.
본딩패드(15b)(17b)와 하부층간 전기접촉의 열화에 관련되어 접하는 문제가 첨부되었다. 특히, 온도 사이클링이 반복된 후에 본드패드(15b)(17b)와 하부도전 트래이스간 전기접촉의 열화는 그것과 관련된 금속접촉(15a)(17a)의 크랙킹(cracking)의 결과로 부터 생긴다는 것이 발견되었다. 이 문제는 본드패드, 솔더범프와 금속접촉을 둘러싸는 실리콘 절연체의 열팽창계수 차이로 부터 생긴다는 것이 판명되었다.
이 문제의 해결은 금속접촉에 대한 본드패드의 상대적인 사이즈의 임계를 찾는데 근거를 둔다. 금속접촉의 영역에 대한 본드패드의 영역은 특정한 범위내의 비를 가져야만 한다. 금속접촉과 본드패드는 원형의 단면을 가지는 것이 제공되며 금속접촉 d2의 지름에 대한 본드패드 d1의 지름의 비는 2:1부터 5:4 범위에 있어야만 한다.
이 구조를 가지면, 온도이상의 사이클링때 솔더범프에 의해 지배를 받는 금속접촉의 스트레스는 전기도금기술을 사용하는 본드패드상에 솔더범프를 배치할 때 컨트롤되는데 이는 본드패드상의 솔더범프의 사이즈를 컨트롤 하기 때문이다.
전형적으로, 솔더범프는 본드패드의 영역을 커버링하고 반구체 형태를 취하는 용해된 솔더로 귀착하는 전기도금기술을 사용하여 형성된다. 솔더를 본드패드에 부착할 때 솔더의 입방체 형태를 점선(19a)으로 나타내었다. 이하, 솔더입방체(19a)는 리플로우하고 전술한 반구체 형태를 지니도록 가열된다. 전기도금 공정후 솔더범프(19)의 지름이 본드패드의 지름과 대략 같도록 하기위해 충분한 양의 솔더가 입방체(19a)내에 제공된다.
전술한 범위에서 지름을 갖는 솔더범프(19)를 제공함으로써 열사이클링에 의한 금속접촉(15a)(17a)상의 스트레스는 감소된다.
도6을 참조하면, 전술한 문제를 극복하는 잇점은 와이어본드 연결없이 인쇄회로기판(626)에 보드(614)의 커플링과 캐리어(612)루팅이 유용하다는 것이다. 특히, 금속접촉의 지름에 대한 솔더볼의 지름의 전술한 비가 전술한 범위내에서 고려되면, 인쇄회로기판(626)과 거기에 연결된 솔더볼(619)간 열팽창 계수의 차로 인해 발생하는 솔더본드접촉 열화를 막을 수 있다.
이 방식에서, 실장표면(610a)과 주표면(610b)을 가지며 실장표면(610a)의 맞은편에 배치된 IC(610)는 위에서 논의한바와 같이 실장표면(610a)이 솔더범프(620)를 사용하는 캐리어(612)의 실장표면(612a)에 연결되도록 하기 위해 어탯치될 수 있다.
보드(614)는 위에서 논의한바와 같이 솔더범프(622)를 사용하는 실장표면(614a)에 실장되는 캐리어(612)를 갖는 실장표면(614a)와 그 맞은편에 배치된 주표면(614b)를 포함하므로, IC(610)는 벌어진 틈(616)내에 배치된다.
양호하게, 솔더범프(620)(622)의 상대적인 크기는 주표면(major)(610b)이 주표면(614b)과 동일평면이도록, 다시말하면, 리플로우후 지름이 325∼40 마이크로가 되도록 선택된다.
이 보드(614)-루팅캐리어(612) 부분조립품은 솔더볼(619)을 사용하여 인쇄회로기판(626)간에 배치된 캐리어(612)를 갖는 인쇄회로기판(620)같은 패키지 기판에 실장된다. 비록 필요하지 않더라도, 솔더볼(619)은 인쇄회로기판(626)으로부터 캐리어(612)를 일정간격으로 떨어뜨리기에 충분한 사이즈로, 다시말하면 리플로우후 650∼750 마이크로 범위에 있다.
도7을 참조하면, 보드(614)를 인쇄회로기판(626)에 어탯치하는 것이 유용하도록 솔더볼(619)의 어레이(619a)가 그후 형성될 수 있다. 이것은 캐리어(612)에 대하여 보드(614)의 영역을 증가하고 어레이(619a)에 대해 시그널패스(도시않음)를 루팅함으로써 이루어질 수 있다. 이 방식에서, 보드(614)와 캐리어(612) 부분조립품을 인쇄회로기판(626)에 직접 어탯치하여 패키징의 하나의 레벨을 제거함으로써 주어진 시스템에 대해 제조비용을 줄일 수 있다. 부가적으로, 시스템으로서의 전기적 성능은 IC를 패키지에 상호연결하기 위해 사용된 와이어본드의 물질타입 지름 및 길이 같은 요소에 의존하는 와이어본딩에 대한 필요를 없앰으로써 향상될 수 있다.
와이어본드와 연관된 전기 기생은 IC(610)성능을 제한할 수 있다. 솔더볼을 통해 이룰 수 있는 모든 전기적 연결을 가짐으로써, 전술한 전기기생은 피할 수 없다면, 감소시킬 수 있다.
배치(batch) 공정을 사용하는 캐리어(12) 제조공정은 종래의 화학기상증착(CVD)기술은 포함한다. 한 예제에서, 웨이퍼는 네이티브 산화막을 제거하는 공정으로 제조된다. 그후 웨이퍼 표면은 대략 4,000Å두께의 구리층으로 핵형성돤다. 구리층은 웨이퍼 표면에 걸쳐 거의 평탄한 두께를 갖도록 증착된다. 포토레지스트층은 8∼10범위의 두께로 핵형성층에 걸쳐 증착된다.
도4에 도시된바와 같이, 포토레지스트층은 전원면(12a)와 (12b)를 형성하기 위하여 도금 베리어로서 사용된다. 전원면(12a)와 (12b)는 포토레지스트의 위에 증착되는 마스크층에 의해 정의된다. 그후 포토레지스트 이방성 에치 단계는 핵형성층을 노출하는 마스크에 의해 정의된 영역으로부터 포토레지스트를 제거한다.
5.0 마이크로 두께의 구리층은 전기도금 기술을 사용하여 전술한 에치단계에 의해 제거된 영역에 배치된다. 특히, 웨이퍼의 주변은 전극과 핵형성층간 접촉을 위하여 도금전극에 어탯치된다.
그다음, 웨이퍼는 구리전기 도금조에 침수되어 약 5마이크로의 구리가 전술한 영역내에서 도금된다. 전기도금 단계의 완성후, 포토레지스트는 패턴된 전원면(12a)와 (12b)를 남기고 제거된다. 구리 핵형성층은 웨이퍼상에 존재하는 모든 메탈패턴을 쇼트하도록 남는다.
그다음, 구리 핵형성층을 제거하기 위해 블랭킷 ?? 에치를 하여 전원면(12a)와 (12b)간 절기절연이 제공된다. 메탄올에 접착촉진자, 3-아미노프로필트리에톡시실란(3-APS) 0.5%가 웨이퍼상에 배치되어 사용된다.
3-APS용액은 웨이퍼가 3000rpm으로 스핀하는 동안 웨이퍼의 중심상으로 신속하게 분배된다. 그다음, 스핀속도는 표면을 드라이하기 위해 30초동안 5000rpm으로 증가된다. 그후, BCB 절연층이 증착된다. 절연층은 대략 5.0마이크로 두께를 가지며 마이크로스트립 투과선 구조를 형성하는 전원면(12a)와 (12b)를 전기적으로 절연한다. 3-APS는 구리에 BCB의 접착을 증가시킨다.
제 2 마스크는 포토-BCB 현상 공정동안 순차적으로 에칭된 비아의 위치를 정하고 정의하기 위해 절연층의 정상에 위치된다.
이 공정은 웨이퍼 전면(全面)을 커버하는 4000Å 두께의 TiCu의 스퍼터링에 의해 진행된다. TiCu층은 차후 구리 전기도금 단계에 대해 도금전극으로서 기능을 한다. 전극 어탯치는 웨이퍼의 외부 엣지상이다. 제 2포토레지스트 층은 대략 8∼10마이크로 두께로 증착된다.
제 2포토레지스트 층은 마스크에 의해 정의되는 시그널층(12c)와 (12d)의 하나를 형성하기 위하여 도금베리어로서 사용된다.
포토레지스트는 포토레지스트의 여러 영역에서 TiCu층을 노출하는 이방성으로 에치된다.
구리는 전기도금 기술을 사용하는 이방성 에치동안 노출된 영역 뿐만아니라 전술한 비아영역에서 5 마이크로 두께까지 종착된다. 그다음, 포토레지스트는 부가적인 공정에 의해 형성된 시그널패스(12c)와 (12d)를 남기고 제거된다.
그리고, TiCu층을 제거하여 시그널층(12c)와 (12d)간 전기적 절연을 제공하기 위해 블랭킷 ?? 에치가 실행된다. 그다음 3-APS 접착촉진자와 BCB의 다른층이 증착된다. BCB층은 대략 2.0마이크로 두께이다.
BCB층 부분을 제거하는 에치에 의해 수반되는 상호연결(21)와 (22)를 정의하기 위해 제 4마스크가 적용된다. 니켈과 도금이 전술한 부분에 실행된다.
실리콘 웨이퍼의 영역을 노출하여 BCB층의 세그먼트영역을 정의하기 위하여 제 5마스크가 적용된다. 그다음, BCB층의 세그먼트를 제거하기 위해 드라이 에치가 사용된다. 그리고, 제 5마스크가 증착된 면의 맞는편 웨이퍼면에 3-APS 접착촉진자 층을 적용하고, BCB층의 뒷면을 정의하는 2마이크로 두께의 BCB층의 거기에 증착된다. BCB층의 뒷면상에 제 6마스크가 배치되어 실리콘 웨이퍼가 노출되는 영역을 정의한다.
드라이 에치가 웨이퍼 실리콘을 노출하기 위해 사용된다. 이 영역들로부터 실리콘제거가 뒤따라 실행된다. 그다음, BCB층 뒷면이 제거된다. 보드(14)는 유사한 방법으로 만들어진다.
도8는 본발명에 따른 ICs 상호연결의 양호한 방법을 나타내는 플로우챠트이다. 도시한바와 같이, 각각의 복합IC에 대해 나타내는 플로우챠트이다. 도시한바와 같이, 각각의 복합IC에 대해 보드웨이퍼, 캐리어웨이퍼, IC웨이퍼는 분리되어 제작된다.
스텝(501)를 참조하면, 보드웨이퍼가 제작된후에 개구된 스텝(503)에서 보드에 형성된다. 개별보드는 스텝(505)에서 분리되어 스텝(507)에서 테스트된다. 캐리어는 스텝(521)에서 제작되어 스텝(523)에서 결함이 있는 유니트에 대해 테스트되고 소트된다. 결함이 있는 유니트는 버리고, 양호한 유니트는 스텝(525)에서 개별캐리어 속으로 분리된다. 스텝(541)에서 (545)를 참조하면, ICs는 일단 제조되면 결함에 대해 역시 테스트된다. 양호한 유니트는 역시 결함이 있는 유니트로부터 소트되어 개별 ICs내로 분리된다. 스텝(550)에서 양호한 IC 다이는 해당하는 양호한 캐리어상에 실장된다.
ICs가 캐리어에 실장된 후, 스텝(555)에서 IC의 마지막 테스트가 행해진다. IC가 다른 서브시스템 ICs와 집적되기전에 이 부가적인 테스트는 "양호한 다이로 알려짐"을 생산하는 것에 짐이 되는 것을 제거한다. 다이의 질에 관하여는 가정이 만들어지지 않기 때문에 제조수율 손실도 또한 제거된다.
IC/캐리어 부분조립품이 스텝(570)에서 보드상에 실장된다. 불량 연결은 스텝(572)에서 테스트되고, 그 테스트를 통과하는 것에 의해 조립품은 스텝(574)에서 완성된다.
도8과 9를 참조하여 본 발명에 따른 ICs 상호연결의 대안적인 방법을 도시한다. 특히 스텝(601),(603),(605)와 (607)은 도8에 관해 위에서 언급한 스텝 (501),(503),(505)과 (507)에 해당한다. 그러나, 도9에 도시한 방법은 캐리어가 세그먼트 되기전에 개별ICs(110)가 캐리어(도시않음)상에 조립되는 것이 다르다. 특히, 캐리어웨이퍼(112a)는 거기에 위치된 복수의 일정간격 떨어진 캐리어영역(112)를 갖기 위하여 스텝(621)에서 제조된다. 분리된 공정에서, ICs(110)은 스텝(641)에서 제조된다. 그후, ICs(110)는 스텝(645)에서 세그먼트되어 위에서 언급한 솔더어탯치 기술을 사용하여 스텝(647)에서 캐리어웨이퍼(112a)상에 조립된다. 이 방식에서, 각각의 캐리어영역(112)은 그것과 연관된 적어도 하나의 IC(110)를 갖을 것이다.
도3,8 및 9를 참조하면, 최종 조립전에, 캐리어(12)의 세그멘테이션 전의 ICs(110)의 어탯치는 ICs(110)의 100% 기능테스트 또는 통전(burn-in)을 실행하도록 한다. 그 목적을 위하여, 캐리어 웨이퍼(112a)는 시그널패스(124) 뿐만아니라 전원면(120)과 접지면(122)를 포함한다.
각각의 캐리어여역(112)은 상호연결(126)을 통하여 전원면(120)과 접지면(122)에 연결될 수 있다. 이 구성에서, 캐리어영역(112)와 연관된 ICs(110)는 스텝(570)에서 조립품이 완성되기전에 테스트될 수 있다. 특히, 시그널패스(124),그라운드 및 전원면(120)와 (22) 및 상호연결(126)은 바이어싱과 시그널 트랜스미션이 ICs(110)에 유용하도록 하기 위해 필수연결(21)과 전기적 커뮤니케이션에 있다. 따라서, 결함이 있는 ICs(110)를 빨리 탐색할 수 있다. 캐리어영역(112)와 IC(110)은 세그멘테이션 후, 보드(14)내로 마지막 부분조립품 이전에 버릴 수 있으므로 적정하게 기능하는 보드(14)에 배치하는 비용을 절감할 수 있다.
부가적으로, 감소는 기능테스트 동안에 IC(10)에서 일어나는 데미지의 가능성인데, 이는 ICs(110)에 대한 테스트시그널과 바이어스전압의 연결이 패드(124a)와 (126a)의 연결시 일어나기 때문이다. 통전(burn-in)동안 IC(110)와 테스트유니트(도시않음)간 물리적 접촉은 없다.
도9과 10는 참조하면, 시그널패스(124)와 상호연결(126)은 인접한 캐리어영역(112)간에 위치된 테스트 회로영역을 통해 패스됨으로써 각각의 캐리어영역(112)으로 루트된다. 또한 테스트회로 영역은 기능적인 테스트를 위해 캐리어영역(112)에 위치된 ICs를 적절하게 구성하기 위하여 필요한 다른 회로소자를 포함한다.
예를들면, 절연저항(132)과 (134)가 거기에 배치될 수 있다. 이 방식에서, 각각의 IC(110)는 각각 절연저항(132)과 (134)를 통해 전원면(120)과 접지면(122)에 결합될 수 있다.
이것은 캐리어웨이퍼(112a) 전면(全面)의 쇼트로부터 캐리어영역(112)의 하나와 연관된 쇼트를 방지한다.
도9에 도시한바와 같이 세그멘테이션 스텝(670)동안, 도11에 도시된 테스트회로영역(130)과 전원 및 접지면(120)과 (122)는 양분된다. 이것은 개별적인 캐리어영역(112)의 손상없이 캐리어웨이퍼(112a)의 세그멘테이션을 할 수 있게 한다. 불량 연결은 도10에 도시된바와 같이 스텝(672)에서 테스트되고, 테스트를 통과하면 조립품은 스텝(674)에서 완성된다.
본 발명은 반도체 기판상에 집적회로(ICs)를 상호연결하는 반도체소자의 패키지 분야에 이용된다.

Claims (19)

  1. 전원면과 상기 전원면으로부터 일정간격 떨어진 전도성 본드패드를 가지는 루팅 캐리어로 구성되되, 그 사이에 배치된 절연체를 갖으며, 상기 절연체는 전원면과 거기에 위치된 금속전촉을 갖는 상기 전도성 본드패드 사이를 연장하는 비아를 포함하며, 상기 금속접촉과 상기 본드패드는 상기 금속접촉의 지름에 대한 본드패드의 지름비가 2:1로부터 5:4까지를 포함하는 범위있는 원형의 단면을 갖는 것을 특징으로 하는 집적회로를 위한 실장기.
  2. 제 1항에 있어서, 상기 본드패드상에 배치되는 반구체 형태의 솔더범프를 추가로 포함하는 것을 특징으로 하는 집적회로를 위한 실장기.
  3. 제 1항에 있어서, 상기 루팅캐리어는 복수의 본드패드를 포함하여 복수의 시그널 트래이스와 거기에 배치된 복수의 본드사이트를 갖는 절연부재를 추가로 포함하되, 상기 복수의 본드 사이트는 상기 절연부재의 일 영역과 전기적으로 비전도성 영역을 정의하는, 상기 영역으로부터 떨어진, 상기 복수의 본드사이트의 하나로부터 상기 부분의 각각의 상기 시그널 트래이스를 연장하기 위하여 상기 복수의 본드사이트와 연관되어 있는 상기 복수의 시그널 트래이스의 부분으로 둘러싸여 있는 것을 특징으로 하는 집적회로를 위한 실장기.
  4. 제 1항에 있어서, 상기 복수의 전도성 본드패드의 부분는, 마지막 위치하는 위치에 배치될 때, 전기적 커뮤니케이션에 있는 한쌍의 상기 본드사이트를 배치하기 위해 상기 비전도성 영역을 중첩하고 상기 부분의 한쌍의 본드패드사이에 연장하는 상기 복수의 전도성 트래이스의 서브그룹을 갖는 본드사이트의 상기 부분의 하나를 중첩하도록 상기 영역을 둘러싸는 상기 본드의 부분을 중첩하는 것을 특징으로 하는 집적회로를 위한 실장기.
  5. 제 4항에 있어서, 상기 집적회로는 상기 비전도성 영역에 중첩하기 위하여 상기 루팅캐리어의 남아있는 본드패드에 연결되고 거기에 위치되는 것을 특징으로 하는 집적회로를 위한 실장기.
  6. 제 4항에 있어서, 상기 집적회로는 상기 루팅캐리어의 남아있는 본드 패드에 결합되며 상기 비전도성 영역은 상기 집적회로의 단면적을 초과하는 영역을 갖는 개구를 포함함에 있어서, 상기 집적회로는 상기 절연부재를 갖는 마지막 위치하는 위치에 이르는 상기 루팅캐리어에 따라 상기 개구내에서 맞도록 하기 위해 상기 루팅 캐리어 상에 위치되는 것을 특징으로 하는 집적회로를 위한 실장기.
  7. 제 3항에 있어서, 상기 절연부재는 상기 루팅캐리어의 일부분을 둘러싸는 솔더 범프 어레이를 포함하며 상기 어레이의 상기 솔더범프의 부분에 결합된 인쇄회로기판을 추가로 포함하는 것을 특징으로 하는 집적회로를 위한 실장기.
  8. 금속접촉을 갖는 연장되는 비아를 포함하는 절연제가 사이에 위치한 전원면과 상기 전원면으로부터 일정간격 떨어진 전도성 본드패드를 갖는 루팅캐리어: 및
    루팅캐리어의 열사이클링과 연관된 스트레스 힘에 의한 상기 금속 접촉의 구조상의 열화를 감소하기 위하여 상기 루팅캐리어에 결합된 수단으로 구성된 것을 특징으로 하는 집적회로를 위한 실장기.
  9. 제 8항에 있어서, 상기 감소하는 수단은 상기 금속 접촉의 지름에 대한 상기 본드 패드의 지름비를 2:1에서 5:4 범위안에 정의하도록 지름을 갖는 상기 금속접촉과 상기 본드패드를 제공하는 것을 포함하는 것을 특징으로하는 집적회로를 위한 실장기.
  10. 제 8항에 있어서, 상기 본드패드의 정상에 반구체 형태의 솔더범프를 추가로 포함하되, 상기 감소수단은 상기 솔더범프의 지름에 대한 상기 금속접촉의 지름비를 2:1에서 5:4 범위안에 정의하도록 지름을 갖는 상기 금속접촉을 제공하는 것을 포함하는 것을 특징으로 하는 집적회로를 위한 실장기.
  11. 제 8항에 있어서, 상기 루팅캐리어는 복수의 본드패드를 포함하며 복수의 시그널 트래이스와 거기에 배치된 복수의 본드사이트를 갖는 절연부재를 추가로 포함하되, 상기 복수의 본드 사이트는 상기 절연부재의 일 영역과 전기적으로 비전도성 영역을 정의하는, 상기 영역으로부터 떨어진, 상기 복수의 본드사이트의 하나로부터 상기 부분의 각각의 상기 시그널 트래이스를 연장하기 위하여 상기 복수의 본드사이트와 연관되어 있는 상기 복수의 시그널 트래이스의 부분으로 둘러싸여 있는 것을 특징으로 하는 집적회로를 위한 실장기.
  12. 제 11항에 있어서, 상기 복수의 전도성 본드패드의 부분은, 마지막 위치하는 위치에 배치될 때, 전기적 커뮤니케이션에 있는 한쌍의 상기 본드사이트를 배치하기 위해 상기 비전도성 영역을 중첩하고 상기 부분의 한쌍의 본드패드사이에 연장하는 상기 복수의 전도성 트래이스의 서브그룹을 갖는 본드사이트의 상기 부분의 하나는 중첩하도록 상기 영역을 둘러싸는 상기 본드의 부분을 중첩하는 것을 특징으로 하는 집적회로를 위한 실장기.
  13. 제 12항에 있어서, 상기 집적회로는 상기 비전도성 영역에 중첩하기 위하여 상기 루팅캐리어의 남아있는 본드패드에 연결되고 거기에 위치되는 것을 특징으로 하는 집접회로를 위한 실장기.
  14. 제 12항에 있어서, 상기 집접회로를 상기 루팅캐리어의 남아 있는 본드패드에 결합되고 상기 비전도성 영역은 상기 집적회로의 단면 영역을 초과하는 영역을 갖는 개구를 포함하며, 상기 집적회로는 상기 절연부재를 갖는 마지막 위치하는 위치에 이르는 상기 루팅캐리어에 따라 상기 개구내에서 맞도록 하기 위해 상기 루팅캐리어상에 위치되는 것을 특징으로 하는 집적회로를 위한 실장기.
  15. 제 12항에 있어서, 상기 루팅캐리어는 거기에 형성된 전자회로를 포함하며 상기 집적회로와 전기적 커뮤니케이션에 있는 것을 특징으로 하는 집적회로를 위한 실장기.
  16. 전원면과 상기 전원면으로 부터 일정간격 떨어진 전도성 본드패드를 가지되 그 사이 배치된 절연체를 갖는 루팅캐리어를 제작하는 단계;
    상기 전원면과 전도성 본드패드사이에 연장되는 상기 절연체에 비아를 형성하는 단계;
    상기 전도성 본드패드와 상기 전원면 사이에 연장하도록 상기 비아내에 금속접촉을 증착하는 단계; 및
    상기 본드패드의 정상에 반구체 형태의 솔더범프를 형성하는 단계로 이루어지되, 상기 금속접촉의 지름에 대한 상기 솔더범프의 지름비가 2:1 부터 5:4까지를 포함하는 범위에 있도록 하는 것을 특징으로 하는 집적회로를 위한 실장기를 형성하는 방법.
  17. 제 16항에 있어서,상기 형성하는 단계는 상기 금속접촉의 지름에 대한 상기 본드패드의 지름비가 2:1 부처 5:4까지를 포함하는 범위에 있도록 원형의 단면을 갖는 상기 본드패드를 제공하는 것을 포함함을 특징으로 하는 단면을 갖는 상기 본드패드를 제공하는 것을 포함함을 특징으로 하는 집적회로를 위한 실장기를 형성하는 방법.
  18. 제 16항에 있어서, 상기 형성하는 단계는 상기 본드패드상에 입방체의 솔더를 전기도금하는 것을 포함함을 특징으로하는 집적회로를 위한 실장기를 형성하는 방법.
  19. 제 16항에 있어서, 상기 금속접촉은 구리로 형성된 것을 특징으로하는 집적회로를 위한 실장기를 형성하는 방법.
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