KR20010018964A - Non-leaded semiconductor package - Google Patents
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Abstract
Description
본 발명은 기판을 이용한 반도체 패키지에 관한 것으로, 더욱 상세하게는 기판의 하부면에 형성된 회로 배선 패턴의 일부분을 외부접속단자로 활용하는 리드가 없는 반도체 패키지(non-lead semiconductor package)에 관한 것이다.The present invention relates to a semiconductor package using a substrate, and more particularly to a non-lead semiconductor package using a portion of a circuit wiring pattern formed on the lower surface of the substrate as an external connection terminal.
전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory; RAM) 및 프레쉬 메모리(Flash Memory)와 같이 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구 개발되고 있다.With the trend toward thinner and shorter electronic devices, high-density and high-mounted packages are becoming important factors, and in the case of computers, large amounts of random access memory (RAM) and fresh memory are increasing as memory capacity increases. Like the (Flash Memory), the size of the chip is naturally increased, but the package is being researched and developed in a tendency to be smaller according to the above requirements.
여기서, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안 중에서, 기판의 하부면에 형성되는 회로 배선 패턴의 일부분을 외부접속단자로 활용하는 패키지(이하, '리드가 없는 반도체 패키지'라 한다)가 있다. 리드가 없는 반도체 패키지는 회로 배선 패턴의 일부분을 외부접속단자를 활용하기 때문에, 통상적인 리드, 솔더 볼 또는 금속 범프를 외부접속단자로 활용하는 반도체 패키지에 비하여 박형화를 구현할 수 있는 장점이 있다.Here, a package (hereinafter, referred to as a 'lead-free semiconductor package') that utilizes a portion of a circuit wiring pattern formed on the lower surface of the substrate as an external connection terminal, has been proposed to reduce the size of the package. have. Since a lead-free semiconductor package uses a portion of a circuit wiring pattern using an external connection terminal, there is an advantage in that the semiconductor package using a lead, solder ball, or metal bump as an external connection terminal can be thinner.
도 1은 종래기술에 따른 리드가 없는 반도체 패키지(100)를 나타내는 단면도이다. 도 2는 접속 패드(24)가 형성된 상태를 보여주는 저면 평면도이다. 도 1 및 도 2를 참조하면, QFN(Quad Flat Non-leaded) 패키지 유형의 리드가 없는 반도체 패키지(100)로서, 기판(20; substrate)의 상부면에 반도체 칩(10)이 접착제(50)에 의해 부착되고, 반도체 칩(10)의 전극 패드(12; electrode pad)와 기판(20)의 기판 패드(22; substrate pad)는 본딩 와이어(30; bonding wire)에 의해 반도체 칩(10)과 전기적으로 연결된다. 그리고, 기판(20) 상부면의 반도체 칩(10)과 본딩 와이어(30)를 성형수지로 봉합하여 수지 봉합부(40; resin encapsulation part)를 형성한다.1 is a cross-sectional view showing a lead-free semiconductor package 100 according to the prior art. 2 is a bottom plan view showing a state where the connection pad 24 is formed. 1 and 2, a leadless semiconductor package 100 of a quad flat non-leaded (QFN) package type, wherein the semiconductor chip 10 is attached to the top surface of the substrate 20. The electrode pad 12 of the semiconductor chip 10 and the substrate pad 22 of the substrate 20 are attached to the semiconductor chip 10 by a bonding wire 30. Electrically connected. The semiconductor chip 10 and the bonding wire 30 of the upper surface of the substrate 20 are sealed with a molding resin to form a resin encapsulation part 40.
기판(20)은 소정의 두께를 가지는 절연판 즉, 기판 몸체(21; substrate body)의 양면에 회로 배선 패턴(23)이 인쇄된 기판이다. 회로 배선 패턴(23)은 기판 몸체(21)의 상부면에 형성되며 반도체 칩(10)이 접착될 부분에 근접하게 형성되어 본딩 와이어(30)에 의해 전기적으로 연결되는 복수개의 기판 패드(22)들과, 기판 몸체(21)의 하부면에 형성된 외부접속단자로 활용되는 접속 패드(24; connect pad)들을 포함한다. 이때, 접속 패드(24)들은 기판 몸체(21)를 관통하는 접속 구멍(25; via hole)을 통하여 기판 패드(22)와 전기적으로 연결된다. 그리고, 접속 패드(24)는 기판 몸체(21)의 하부면의 가장자리를 따라서 형성되어 있으며, 접속 패드(24)를 제외한 기판 몸체(21)의 하부면의 전면에 포토 솔더 레지스트(27; Photo solder resist; PSR)가 도포되어 있다.The substrate 20 is an insulating plate having a predetermined thickness, that is, a substrate on which circuit wiring patterns 23 are printed on both surfaces of the substrate body 21. The circuit wiring pattern 23 is formed on the upper surface of the substrate body 21 and is formed in close proximity to the portion where the semiconductor chip 10 is to be bonded, and the plurality of substrate pads 22 are electrically connected by the bonding wires 30. And connection pads 24 used as external connection terminals formed on the lower surface of the substrate body 21. In this case, the connection pads 24 are electrically connected to the substrate pad 22 through a connection hole 25 penetrating through the substrate body 21. In addition, the connection pad 24 is formed along the edge of the lower surface of the substrate body 21, and a photo solder resist 27 is formed on the entire surface of the lower surface of the substrate body 21 except for the connection pad 24. resist; PSR) is applied.
이와 같은 리드가 없는 반도체 패키지(100)는 접속 패드(24)가 바로 외부전자장치의 인쇄회로기판에 바로 실장되는데, 이는 기존의 SOJ(Small Outline J-lead) 패키지, 걸 윙 타입(gull wing type)의 패키지 또는 볼 그리드 어레이(Ball Grid Array; BGA) 패키지에 비해 솔더 접합 신뢰성(solder joint reliability) 측면에서 취약한 구조를 가지고 있다. 즉, SOJ 패키지의 리드가 인쇄회로기판에 솔더로 접합될 때, 패키지 몸체와 인쇄회로기판 사이에 어느 정도의 공간이 존재하기 때문에, 패키지에 작용하는 응력을 인쇄회로기판에 접합된 리드 부분에서 어느 정도 상쇄시키는 역할을 담당한다. 그리고, 볼 그리드 어레이 패키지에서는 인쇄회로기판에 접속되는 솔더 볼이 응력을 완충하는 역할을 담당한다.In the lead-free semiconductor package 100, the connection pad 24 is directly mounted on a printed circuit board of an external electronic device, which is a conventional small outline j-lead (SOJ) package and a gull wing type. It has a weaker structure in terms of solder joint reliability compared to the package or Ball Grid Array (BGA) package. That is, when the lead of the SOJ package is soldered to the printed circuit board, there is a certain amount of space between the package body and the printed circuit board, so that the stress applied to the package is reduced in the lead portion bonded to the printed circuit board. It is responsible for offsetting the degree. In the ball grid array package, solder balls connected to the printed circuit board play a role of buffering stress.
그러나, 리드가 없는 반도체 패키지는 전술된 바와 같은 완충 역할을 할 수 있는 부분이 없어 외부의 응력이 바로 접속 패드와 인쇄회로기판 사이의 솔더로 접합된 부분에 가해져 소더로 접합된 부분이 끊어지는 불량이 발생될 수 있다.However, the lead-free semiconductor package does not have a portion that can act as a buffer as described above, and the external stress is directly applied to the solder bonded portion between the connection pad and the printed circuit board, so that the solder bonded portion is broken. This may occur.
그리고, 접속 패드와 인쇄회로기판 사이의 일정한 솔더 접합 신뢰성을 유지하기 위해서는 접속 패드의 크기를 크게 형성하는 것이 바람직하지만, 기판의 설계상 접속 패드의 크기를 증가시키는 데는 한계가 있다.In addition, in order to maintain a constant solder joint reliability between the connection pad and the printed circuit board, it is preferable to form a large connection pad, but there is a limit in increasing the size of the connection pad due to the design of the substrate.
그리고, 리드가 없는 패키지가 고주파수(high frequency)에서 동작할 때 발생되는 열을 접속 패드를 통해서만 외부로 방출할 수 있기 때문에(물론, 수지 봉합부 및 기판을 통하여 방출되는 열도 있지만), 대부분의 열은 발산되지 못하고 기판과 인쇄회로기판 사이의 공간에 머물면서 리드가 없는 반도체 패키지의 성능을 저하시키는 요인으로 작용하고 있다.And because the heat generated when a package without leads operates at high frequency can only be released to the outside through the connection pads (although some heat is released through the resin seal and the substrate), most of the heat Does not diverge and stays in the space between the substrate and the printed circuit board, degrading the performance of the lead-free semiconductor package.
따라서, 본 발명의 목적은 인쇄회로기판과 접속 패드의 솔더 접합 신뢰성을 향상시키는 데 있다.Accordingly, an object of the present invention is to improve solder joint reliability of a printed circuit board and a connection pad.
본 발명의 다른 목적은 접속 패드의 크기를 증가시키지 않으면서 인쇄회로기판과 접속 패드의 솔더 접합 신뢰성을 향상시키는 데 있다.Another object of the present invention is to improve solder joint reliability of a printed circuit board and a connection pad without increasing the size of the connection pad.
본 발명의 또 다른 목적은 기판의 하부면을 통하여 열을 효과적으로 방출시킬 수 있도록 하는 데 있다.Another object of the present invention is to be able to effectively release heat through the lower surface of the substrate.
도 1은 종래기술에 따른 리드가 없는 반도체 패키지를 나타내는 단면도,1 is a cross-sectional view showing a lead-free semiconductor package according to the prior art;
도 2는 접속 패드가 형성된 상태를 보여주는 저면 평면도,2 is a bottom plan view showing a state in which a connection pad is formed;
도 3은 본 발명의 실시예에 따른 리드가 없는 반도체 패키지로서, 하부면에 더미 패드가 형성된 상태를 보여주는 단면도,3 is a cross-sectional view showing a state in which a dummy pad is formed on a lower surface of a semiconductor package without a lead according to an embodiment of the present invention;
도 4는 접속 패드와 더불어 더미 패드가 형성된 상태를 보여주는 저면 평면도이다.4 is a bottom plan view illustrating a state in which a dummy pad is formed together with a connection pad.
* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing
10, 110 : 반도체 칩 12, 112 : 전극 패드10, 110: semiconductor chip 12, 112: electrode pad
20, 120 : 기판 22, 122 : 기판 패드20, 120: substrate 22, 122: substrate pad
24, 124 : 접속 패드 30, 130 : 본딩 와이어24, 124: connection pad 30, 130: bonding wire
40, 140 : 수지 봉합부 50, 150 : 접착제40, 140: resin seal 50, 150: adhesive
100, 200 : 리드가 없는 반도체 패키지 126 : 더미 패드100, 200: semiconductor package without lead 126: dummy pad
상기 목적을 달성하기 위하여, 본 발명은 기판 하부면에 전기적 통로의 역할을 담당하는 접속 패드 이외에 더미 패드를 형성하여 본 발명에 따른 목적을 달성하고자 한다.In order to achieve the above object, the present invention is to achieve the object according to the present invention by forming a dummy pad in addition to the connection pad that serves as an electrical passage on the lower surface of the substrate.
즉, 본 발명은 리드가 없는 반도체 패키지로서, 복수개의 전극 패드가 형성된 반도체 칩과; 상부면에 상기 반도체 칩이 실장되고, 하부면의 가장자리를 따라서 형성되며 상기 반도체 칩과 전기적으로 연결된 복수개의 접속 패드가 형성된 기판; 및 상기 반도체 칩이 실장된 상기 기판의 상부면을 봉합하여 형성된 수지 봉합부;를 포함하며, 상기 접속 패드 사이의 기판 하부면에 적어도 하나 이상의 더미 패드가 형성된 것을 특징으로 하는 리드가 없는 반도체 패키지를 제공한다.That is, the present invention provides a semiconductor package without a lead, comprising: a semiconductor chip having a plurality of electrode pads formed therein; A substrate on which an upper surface of the semiconductor chip is mounted, and formed along edges of the lower surface and having a plurality of connection pads electrically connected to the semiconductor chip; And a resin encapsulation portion formed by sealing an upper surface of the substrate on which the semiconductor chip is mounted, wherein at least one dummy pad is formed on a lower surface of the substrate between the connection pads. to provide.
본 발명에 따른 기판은, 소정의 두께를 가지며, 상기 반도체 칩이 접착되는 상부면과, 그 상부면에 반대되는 하부면을 갖는 기판 몸체와; 상기 기판 몸체의 양면에 형성되는 회로 배선 패턴으로, 상기 상부면에 형성되며 상기 반도체 칩이 접착될 부분에 근접하게 형성되어 상기 반도체 칩의 전극 패드와 전기적으로 연결되는 기판 패드와, 상기 하부면의 가장자리를 따라서 형성된 복수개의 접속 패드를 포함하는 회로 배선 패턴과; 상기 기판 패드와 접속 패드를 각기 연결하기 위하여 상기 기판 몸체를 관통하여 형성된 접속 구멍; 및 상기 접속 패드 사이의 상기 하부면에 복수개로 형성되며, 소정의 간격을 두고 격자 배열된 더미 패드;를 포함한다.A substrate according to the present invention comprises: a substrate body having a predetermined thickness, and having a top surface to which the semiconductor chip is bonded and a bottom surface opposite to the top surface; A circuit wiring pattern formed on both sides of the substrate body, the substrate pad being formed on the upper surface and adjacent to the portion to which the semiconductor chip is to be bonded and electrically connected to the electrode pad of the semiconductor chip; A circuit wiring pattern including a plurality of connection pads formed along an edge thereof; A connection hole formed through the substrate body to respectively connect the substrate pad and the connection pad; And a plurality of dummy pads formed on the lower surface between the connection pads and arranged in a lattice at predetermined intervals.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 리드가 없는 반도체 패키지(200)로서, 하부면에 더미 패드(126)가 형성된 상태를 보여주는 단면도이다. 도 4는 접속 패드(124)와 더불어 더미 패드(126)가 형성된 상태를 보여주는 저면 평면도이다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 가리킨다.3 is a cross-sectional view of a semiconductor package 200 without leads according to an embodiment of the present invention, in which a dummy pad 126 is formed on a bottom surface thereof. 4 is a bottom plan view illustrating a state in which the dummy pad 126 is formed together with the connection pad 124. On the other hand, the same reference numerals throughout the drawings indicate the same components.
도 3 및 도 4를 참조하면, QFN 패키지 유형의 리드가 없는 반도체 패키지(200)로서, 기판(120)의 상부면에 반도체 칩(110)이 접착제(150)에 의해 부착되고, 반도체 칩(110)의 전극 패드(112)와 기판(120)의 기판 패드(122)는 본딩 와이어(130)에 의해 전기적으로 연결된다. 그리고, 기판(120) 상부면에 실장된 반도체 칩(110)과 본딩 와이어(130)를 포함한 전기적 연결 부분을 성형수지로 봉합하여 형성된 수지 봉합부(140)를 포함한다.3 and 4, the leadless semiconductor package 200 of the QFN package type, wherein the semiconductor chip 110 is attached to the upper surface of the substrate 120 by the adhesive 150, and the semiconductor chip 110. The electrode pad 112 of FIG. 1 and the substrate pad 122 of the substrate 120 are electrically connected by the bonding wire 130. The resin encapsulation part 140 is formed by sealing an electrical connection part including the semiconductor chip 110 and the bonding wire 130 mounted on the upper surface of the substrate 120 with a molding resin.
기판(120)은 소정의 두께를 가지는 절연판 즉, 기판 몸체(121)의 양면에 회로 배선 패턴(123)이 인쇄된 기판이다. 회로 배선 패턴(123)은 기판 몸체(121)의 상부면에 형성되며 반도체 칩(110)이 접착될 부분에 근접하게 형성되어 본딩 와이어(130)에 의해 반도체 칩(110)과 전기적으로 연결되는 복수개의 기판 패드(122)들과, 기판 몸체(121)의 하부면에 형성되며 외부접속단자로 활용되는 접속 패드(124)들을 포함한다. 이때, 접속 패드(124)들은 기판 몸체(121)를 관통하는 접속 구멍(125)을 통하여 기판 패드(122)와 전기적으로 연결된다. 그리고, 접속 패드(124)는 기판 몸체(121) 하부면의 가장자리를 따라서 형성되어 있으며, 접속 패드(124)를 제외한 기판 몸체(121) 하부면의 전면은 포토 솔더 레지스트(127)로 덮여 있다.The substrate 120 is a substrate having a predetermined thickness, that is, a circuit wiring pattern 123 printed on both surfaces of the substrate body 121. The circuit wiring pattern 123 is formed on the upper surface of the substrate body 121 and is formed in close proximity to the portion to which the semiconductor chip 110 is to be bonded, and is electrically connected to the semiconductor chip 110 by the bonding wire 130. Substrate pads 122 and connection pads 124 formed on the bottom surface of the substrate body 121 and used as external connection terminals. In this case, the connection pads 124 are electrically connected to the substrate pad 122 through the connection holes 125 penetrating the substrate body 121. The connection pad 124 is formed along the edge of the lower surface of the substrate body 121, and the entire surface of the lower surface of the substrate body 121 except the connection pad 124 is covered with the photo solder resist 127.
특히, 본 발명에 따른 리드가 없는 반도체 패키지(200)는, 접속 패드(124) 사이의 기판 몸체(121)의 하부면에 형성된 복수개의 더미 패드(126)를 더 포함한다. 여기서, 더미 패드(126)는 접속 패드(124) 사이의 공간에 복수개가 격자 배열되게 형성된다.In particular, the leadless semiconductor package 200 according to the present invention further includes a plurality of dummy pads 126 formed on the lower surface of the substrate body 121 between the connection pads 124. Here, a plurality of dummy pads 126 are formed in a lattice arrangement in the space between the connection pads 124.
이와 같은 더미 패드(126)를 형성한 이유를 설명하면 다음과 같다. 먼저, 더미 패드(126)는 본 발명에 따른 리드가 없는 반도체 패키지(200)가 인쇄회로기판에 접속한 이후에, 리드가 없는 반도체 패키지(200)에 작용하는 응력을 더미 패드(126)에서 분산시켜 접속 패드(124)와 인쇄회로기판의 솔더 접합 신뢰성을 향상시킬 수 있다. 다음으로, 접속 패드(124)와 인쇄회로기판의 솔더 접합 신뢰성의 향상으로 인하여, 종래와 같이 접속 패드의 크기를 증가시키지 않아도 되며, 더욱 접속 패드(124)를 미세 피치화(fine pitch)하는 것이 가능하다. 마지막으로, 리드가 없는 반도체 패키지(200)에서 발생되는 열을 접속 패드(124) 및 더미 패드(126)를 통하여 기판(120) 하부면으로 방출할 수 있기 때문에, 리드가 없는 반도체 패키지(200)의 열 방출 특성을 향상시킬 수 있다. 즉, 더미 패드(126)는 열이 방출될 수 있는 부분의 확대를 가져다 준다.The reason why the dummy pad 126 is formed will be described below. First, in the dummy pad 126, after the leadless semiconductor package 200 according to the present invention is connected to the printed circuit board, the stress applied to the leadless semiconductor package 200 is dispersed in the dummy pad 126. The solder bonding reliability of the connection pad 124 and the printed circuit board can be improved. Next, due to the improved solder joint reliability of the connection pad 124 and the printed circuit board, it is not necessary to increase the size of the connection pad as in the related art, and further fine pitching the connection pad 124 is performed. It is possible. Finally, since the heat generated in the lead-free semiconductor package 200 can be discharged to the lower surface of the substrate 120 through the connection pad 124 and the dummy pad 126, the lead-free semiconductor package 200 It can improve the heat dissipation characteristics. That is, the dummy pad 126 brings about an enlargement of a portion where heat can be released.
더미 패드(126)는 기판(120)을 제조하는 공정에서 접속 패드(124)들과 함께 형성하는 것이 바람직하다. 통상적으로 기판 몸체(121)의 하부면에 형성되는 접속 패드(124)를 포함한 더미 패드(126)는 얇은 구리박(Copper foil)을 기판 몸체(121)의 하부면에 접착하고 나서 통상적인 포토 에칭(photo etching)과 같은 방법으로서 소정의 패턴 형상으로 형성한다. 더미 패드(126)는 별도의 전기적 연결 관계를 형성하지 않는다. 그리고, 기판 몸체(121)의 상부면에 형성되는 기판 패드(122) 또한 동일한 방법으로 형성한다.The dummy pad 126 may be formed together with the connection pads 124 in the process of manufacturing the substrate 120. Typically, the dummy pad 126 including the connection pads 124 formed on the lower surface of the substrate body 121 adheres a thin copper foil to the lower surface of the substrate body 121 and then conventional photo etching. It forms in a predetermined pattern shape by the method similar to (photo etching). The dummy pad 126 does not form a separate electrical connection relationship. The substrate pad 122 formed on the upper surface of the substrate body 121 is also formed in the same manner.
한편, 본 발명의 실시예에서는 접속 패드(124)가 네 방향으로 형성된 QFN 패키지 유형을 예를 들어 설명하였지만, 접속 패드가 마주보는 두 방향으로 형성된 리드가 없는 반도체 패키지 유형에도 본 발명에 따른 구성 즉, 더미 패드의 구성의 적용이 가능할 것이다. 즉, 마주보는 양쪽에 형성된 접속 패드 사이의 공간에 더미 패드를 복수개 격자 배열되게 형성하는 것이다.Meanwhile, in the embodiment of the present invention, the QFN package type in which the connection pads 124 are formed in four directions has been described as an example. However, the structure according to the present invention may also be applied to the semiconductor package type having no leads formed in two directions facing each other. The configuration of the dummy pad may be applicable. In other words, a plurality of dummy pads are arranged in a lattice arrangement in a space between the connection pads formed on opposite sides.
그리고, 본 발명의 실시예에서는 직사각형의 더미 패드(126)들이 기판 몸체(121)의 하부면에 격자 배열된 형상을 개시하였지만, 더미 패드를 원형, 타원형 또는 다각형으로 형성하거나, 접속 패드에 소정의 간격으로 이격된 위치를 포함하도록 원형, 타원형 또는 다각형 형태로 한 개만을 형성하더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.In addition, in the exemplary embodiment of the present invention, the rectangular dummy pads 126 are disclosed in a lattice arrangement on the lower surface of the substrate body 121, but the dummy pads may be formed in a circular, elliptical or polygonal shape, Forming only one in a circular, elliptical or polygonal form to include spaced apart positions does not depart from the scope of the inventive concept.
따라서, 본 발명에서와 같이 기판 하부면에 접속 패드 이외에 더미 패드를 형성함으로써, 인쇄회로기판과 접속 패드의 솔더 접합 신뢰성을 향상시킬 수 있다. 인쇄회로기판에 접속된 더미 패드에서 리드가 없는 반도체 패키지에 작용하는 응력을 분산시키기 때문에, 접속 패드의 크기를 증가시키지 않으면서 인쇄회로기판과 접속 패드의 솔더 접합 신뢰성을 향상시킬 수 있다. 그리고, 더미 패드가 형성된 기판의 밑면을 통하여 열을 효과적으로 방출시킬 수 있다.Therefore, by forming a dummy pad in addition to the connection pad on the lower surface of the substrate as in the present invention, it is possible to improve the solder joint reliability of the printed circuit board and the connection pad. Since the stress acting on the lead-free semiconductor package is distributed in the dummy pad connected to the printed circuit board, the solder joint reliability of the printed circuit board and the connection pad can be improved without increasing the size of the connection pad. Then, heat may be effectively released through the bottom surface of the substrate on which the dummy pad is formed.
Claims (2)
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019990035143A KR20010018964A (en) | 1999-08-24 | 1999-08-24 | Non-leaded semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990035143A KR20010018964A (en) | 1999-08-24 | 1999-08-24 | Non-leaded semiconductor package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010018964A true KR20010018964A (en) | 2001-03-15 |
Family
ID=19608438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990035143A KR20010018964A (en) | 1999-08-24 | 1999-08-24 | Non-leaded semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010018964A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101014635B1 (en) * | 2004-05-12 | 2011-02-16 | 주식회사 대우일렉트로닉스 | Union structure of drying duct and blower motor for a drum type washing machine |
| US7903067B2 (en) | 2003-12-16 | 2011-03-08 | Samsung Electronics Co., Ltd. | Driver chip and display apparatus having the same |
-
1999
- 1999-08-24 KR KR1019990035143A patent/KR20010018964A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903067B2 (en) | 2003-12-16 | 2011-03-08 | Samsung Electronics Co., Ltd. | Driver chip and display apparatus having the same |
| KR101051013B1 (en) * | 2003-12-16 | 2011-07-21 | 삼성전자주식회사 | Driving chip and display device having same |
| KR101014635B1 (en) * | 2004-05-12 | 2011-02-16 | 주식회사 대우일렉트로닉스 | Union structure of drying duct and blower motor for a drum type washing machine |
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| WITN | Withdrawal due to no request for examination |