KR20010006853A - Boost circuit - Google Patents

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가네꼬 히사시
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Abstract

PURPOSE: To suppress variations in a boosted voltage due to variations in a power source voltage and process conditions, and changes in outside temperature, by detecting an output voltage of a dummy booster circuit unit having the same configuration as plural booster circuits of a booster circuit main body, and selecting the number of operating booster circuit units of the booster circuit main body based on the detection result. CONSTITUTION: The booster circuit main body comprises booster circuit units 11, 12, an inverter 14, and a NAND circuit 15, and only the booster circuit unit 11 operates when a signal TBST2 of the NAND circuit 15 is low, and both of the booster circuit units 11, 12 operate when the signal TBST2 is high. The signal TBST2 is generated by a booster voltage detecting part provided with a dummy booster circuit unit having a configuration equivalent to the booster circuit units 11, 12. The booster voltage detecting part outputs a low signal of TBST 2 when an output voltage of the dummy booster circuit unit is not lower than a low limit value of a tolerance of the output voltage V BOOST 19, and outputs a high signal of TBST 2 when it is not higher than that.

Description

부스트 회로{BOOST CIRCUIT}BOOST CIRCUIT {BOOST CIRCUIT}

본 발명은 반도체 집적 회로의 부스트 회로에 관한 것으로, 특히 부스트 회로 유닛들의 출력들을 모의적으로 검출하고 병렬로 접속된 복수의 부스트 회로들중 동작될 회로 유닛의 수를 제어함으로써 편차가 감소된 부스트 전압을 출력할 수 있는 부스트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a boost circuit of a semiconductor integrated circuit, in particular a boost voltage with reduced deviation by simulating the outputs of the boost circuit units and controlling the number of circuit units to be operated among a plurality of boost circuits connected in parallel. It relates to a boost circuit that can output.

최근에 플래시 메모리와 같은 반도체 메모리 장치에서, 반도체 메모리 장치를 작동시키는데 요구되는 전원 전압이 낮아짐에 따라 전체 메모리 칩의 전류 소모의 감소가 요구된다. 그러므로, 메모리에서 요구되고 전원 전압보다 높은 전압이 전원 전압을 칩내에서 원하는 고전압까지 상승시킴으로써 발생될 필요가 있다.Recently, in a semiconductor memory device such as a flash memory, as the power supply voltage required to operate the semiconductor memory device is lowered, a reduction in current consumption of the entire memory chip is required. Therefore, a voltage required in the memory and higher than the power supply voltage needs to be generated by raising the power supply voltage to the desired high voltage in the chip.

도 1은 종래의 부스트 회로를 도시한 블록도이다. 이 부스트 회로에서, 부스트 입력 전압 BBOOST는 인버터(40)에 의해 반전된다. 반전된 전압은 트랜지스터(41)에 입력되고 캐패시턴스(42)를 통해 증폭된 전압 VBOOST로 출력된다. 트랜지스터(41)는 레벨 시프터(L/S)(43)에 의해 그 게이트가 제어된다. 입력 전압 BBOOST및 출력 전압 VBOOST에 기초하여, L/S(43)은 트랜지스터(41)의 게이트 전압을 제어한다.1 is a block diagram showing a conventional boost circuit. In this boost circuit, the boost input voltage B BOOST is inverted by the inverter 40. The inverted voltage is input to the transistor 41 and output as the voltage V BOOST amplified through the capacitance 42. The gate of the transistor 41 is controlled by the level shifter (L / S) 43. Based on the input voltage B BOOST and the output voltage V BOOST , the L / S 43 controls the gate voltage of the transistor 41.

그러나, 이 종래의 부스트 회로는 출력 전압이 전원 전압 및 내부 온도의 변화 및 칩의 공정 팩터의 편차로 인해 많이 변화한다는 문제점을 갖고 있다.However, this conventional boost circuit has a problem that the output voltage varies greatly due to variations in power supply voltage and internal temperature and variations in the process factor of the chip.

그러므로, 지금까지 도 2에 도시한 바와 같이, 도 1에 도시된 부스트 회로가 부스트 회로 유닛(32 및 33) 각각으로서 사용되고 부스트 회로 유닛(32 및 33)이 입력 단자(31)와 출력 단자(38) 사이에 병렬로 접속되는 그러한 회로가 제안되어 왔다.Therefore, as shown in FIG. 2 so far, the boost circuit shown in FIG. 1 is used as the boost circuit units 32 and 33, respectively, and the boost circuit units 32 and 33 are the input terminal 31 and the output terminal 38. As shown in FIG. Such circuits that are connected in parallel between a) have been proposed.

이 종래의 부스트 회로에서, 입력 단자(31)는 부스트 입력 전압 ATDBST2로 입력된다. 입력 단자(31)과 부스트 회로 유닛(32) 사이에는 인버터(34)가 접속된다. 입력 단자(31)와 부스트 회로 유닛(33) 사이에는 NAND 회로(35)가 접속된다. 전원 전압 검출 회로(37)는 NAND 회로(35)의 다른 입력 단자에 접속된다. 결과적으로, 부스트 입력 전압 ATDBST2 및 전원 전압 검출 회로(37)의 출력 신호는 NAND 회로(35)에 입력된다. 이들의 논리곱은 부스트 회로 유닛(33)에 입력된다. 전원 전압 검출 회로(37)는 전원 전압 Vcc가 소정의 전압 VLIMIT보다 낮을 때 "고" 신호를 출력하고, 전원 전압 Vcc가 VLIMIT이상일 때 "저" 신호를 출력한다.In this conventional boost circuit, the input terminal 31 is input to the boost input voltage ATDBST2. An inverter 34 is connected between the input terminal 31 and the boost circuit unit 32. A NAND circuit 35 is connected between the input terminal 31 and the boost circuit unit 33. The power supply voltage detection circuit 37 is connected to the other input terminal of the NAND circuit 35. As a result, the boost input voltage ATDBST2 and the output signal of the power supply voltage detection circuit 37 are input to the NAND circuit 35. These logical products are input to the boost circuit unit 33. The power supply voltage detection circuit 37 outputs a "high" signal when the power supply voltage Vcc is lower than the predetermined voltage V LIMIT and outputs a "low" signal when the power supply voltage Vcc is higher than or equal to V LIMIT .

나아가, 출력 단자(38)와 접지 단자 사이에는, 캐패시턴스 CL을 갖는 캐패시터(36)가 접속된다. 그리고 증폭된 전압 VBOOST은 출력 단자(38)로부터 출력된다.Furthermore, a capacitor 36 having a capacitance C L is connected between the output terminal 38 and the ground terminal. The amplified voltage V BOOST is output from the output terminal 38.

이 종래의 부스트 회로의 동작에 대해 이제부터 설명하겠다. 전원 전압 검출 회로(37)는 전원 전압 Vcc가 소정의 전압 VLIMIT보다 낮을 때 "고" 신호를 출력한다. NAMD 회로(35)를 경유하여, 부스트 입력 전압 ATDBST2는 부스트 회로 유닛(33)에도 입력된다. 따라서 부스트 회로 유닛(33)이 동작된다. 이 경우에, 부스트 회로는 2개의 회로 유닛, 즉 부스트 회로 유닛(32) 및 부스트 회로 유닛(33)을 사용하여 동작한다.The operation of this conventional boost circuit will now be described. The power supply voltage detection circuit 37 outputs a "high" signal when the power supply voltage Vcc is lower than the predetermined voltage V LIMIT . The boost input voltage ATDBST2 is also input to the boost circuit unit 33 via the NAMD circuit 35. Thus, the boost circuit unit 33 is operated. In this case, the boost circuit operates using two circuit units, namely the boost circuit unit 32 and the boost circuit unit 33.

전원 전압 검출 회로(37)는 전원 전압 Vcc가 소정의 전압 VLIMIT이상일 때 "저" 신호를 출력한다. 부스트 입력 전압 ADBST2는 부스트 회로 유닛(33)에 입력되지 않는다. 따라서, 부스트 회로 유닛(33)은 그 동작을 중지한다. 이 경우에, 부스트 회로는 하나의 부스트 회로 유닛, 즉 부스트 회로 유닛(32)으로 동작한다.The power supply voltage detection circuit 37 outputs a "low" signal when the power supply voltage Vcc is equal to or greater than the predetermined voltage V LIMIT . The boost input voltage ADBST2 is not input to the boost circuit unit 33. Therefore, the boost circuit unit 33 stops its operation. In this case, the boost circuit operates as one boost circuit unit, namely boost circuit unit 32.

전원 전압의 변화에 따라 동작될 부스트 회로의 수를 제어함으로써, 부스트 회로의 출력의 변화가 억제될 수 있다.By controlling the number of boost circuits to be operated in accordance with the change in the power supply voltage, the change in the output of the boost circuit can be suppressed.

그러나, 위에 설명된 종래의 부스트 회로에서, 전원 전압의 변화만이 검출된다. 전원 전압의 변화에 의해 야기된 부스트 회로 출력의 변화를 방지하는 것이 가능하지만, 공정 조건의 편차 및 외부 온도의 변화에 의해 발생된 부스트 전압 자체의 변화가 억제될 수 없다는 문제가 있어 왔다.However, in the conventional boost circuit described above, only a change in the power supply voltage is detected. Although it is possible to prevent the change in the boost circuit output caused by the change in the power supply voltage, there has been a problem that the change in the boost voltage itself caused by the variation in the process conditions and the change in the external temperature cannot be suppressed.

본 발명의 목적은 전원 전압 Vcc의 변화 이외에 공정 조건의 편차 및 외부 온도의 변화에 의해 발생된 부스트 전압의 편차를 억제할 수 있는 부스트 회로를 제공하는 것이다.It is an object of the present invention to provide a boost circuit capable of suppressing variations in boost voltages caused by variations in process conditions and changes in external temperature in addition to changes in power supply voltage Vcc.

도 1은 종래의 부스트 회로를 도시한 회로도.1 is a circuit diagram showing a conventional boost circuit.

도 2는 다른 종래의 부스트 회로를 도시한 회로도.2 is a circuit diagram showing another conventional boost circuit.

도 3은 본 발명의 제1 실시예의 부스트 회로 본체를 도시한 블럭도.Fig. 3 is a block diagram showing the boost circuit body of the first embodiment of the present invention.

도 4는 본 발명의 제1 실시예의 부스트 전압 검출 유닛을 도시한 블럭도.4 is a block diagram showing a boost voltage detection unit of a first embodiment of the present invention;

도 5는 본 발명의 제1 실시예에서 전원 전압과 외부 온도와 같은 2개의 부스트 회로 유닛의 변화 팩터와 부스트 출력 전압 간의 관계를 도시한 그패프.Fig. 5 is a graph showing the relationship between the change factor and boost output voltage of two boost circuit units, such as a power supply voltage and an external temperature, in the first embodiment of the present invention.

도 6은 본 발명의 제2 실시예에서 n개의 부스트 회로 유닛을 병렬로 접속함으로서 형성된 부스트 회로 본체를 도시한 블럭도.Fig. 6 is a block diagram showing a boost circuit body formed by connecting n boost circuit units in parallel in a second embodiment of the present invention.

도 7은 본 발명의 제2 실시예의 부스트 전압 검출 유닛을 도시한 블럭도.7 is a block diagram showing a boost voltage detection unit in a second embodiment of the present invention.

도 8는 본 발명의 제2 실시예에서 전원 전압과 외부 온도와 같은 n개의 부스트 회로 유닛의 변화 팩터와 부스트 출력 전압 간의 관계를 도시한 그패프.8 is a graph showing a relationship between a change factor and a boost output voltage of n boost circuit units such as a power supply voltage and an external temperature in a second embodiment of the present invention.

＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

11, 12: 부스트 회로 유닛11, 12: boost circuit unit

13: 더미 부스트 회로 유닛13: dummy boost circuit unit

14: 인버터14: inverter

15: NAND 회로15: NAND circuit

17: 전압 검출 회로17: voltage detection circuit

18: 입력 단자18: input terminal

19: 출력 단자19: output terminal

본 발명에 따르면, 부스트 회로는 병렬로 접속된 복수개(n개)의 부스트 회로 유닛을 포함하는 부스트 회로의 본체; 부스트 회로의 본체의 부스트 회로 유닛과 동일한 구성을 갖는 더미 부스트 회로 유닛, 및 더미 부스트 회로 유닛의 출력 전압을 검출하기 위한 전압 검출 회로; 및 부스트 전압 검출부의 검출 결과에 기초하여, 부스트 회로의 본체에서 동작될 부스트 회로의 수를 선택하기 위한 선택 회로를 포함한다.According to the present invention, a boost circuit includes: a main body of a boost circuit including a plurality (n) of boost circuit units connected in parallel; A dummy boost circuit unit having the same configuration as the boost circuit unit of the main body of the boost circuit, and a voltage detection circuit for detecting an output voltage of the dummy boost circuit unit; And a selection circuit for selecting the number of boost circuits to be operated in the main body of the boost circuit based on the detection result of the boost voltage detector.

전압 검출 회로는 더미 부스트 회로 유닛의 출력 전압을 특정 전압 VLIMIT와 비교하여 "고" 또는 "저" 테스트 신호를 출력하도록 구성될 수 있다.The voltage detection circuit may be configured to output the "high" or "low" test signal by comparing the output voltage of the dummy boost circuit unit with a specific voltage V LIMIT .

나아가, 부스트 회로의 본체는 병렬로 접속된 부스트 회로 유닛에 신호를 입력하기 위한 입력 단자; 및 병렬로 접속된 부스트 회로 유닛으로부터 공급된 신호를 출력하기 위한 출력 단자를 포함하도록 구성될 수 있고, 선택 회로는 입력 단자와 제1 부스트 회로 유닛 사이에 접속된 인버터; 입력 단자와 제2 내지 제n 부스트 회로 유닛 사이에 각각 접속된 (n-1)개의 NAND 회로; 및 테스트 신호를 NAND 회로에 입력하기 위한 회로를 포함하도록 구성될 수 있다.Furthermore, the main body of the boost circuit includes an input terminal for inputting a signal to the boost circuit units connected in parallel; And an output terminal for outputting a signal supplied from a boost circuit unit connected in parallel, wherein the selection circuit includes an inverter connected between the input terminal and the first boost circuit unit; (N-1) NAND circuits respectively connected between the input terminal and the second to nth boost circuit units; And a circuit for inputting a test signal to the NAND circuit.

이 경우에, 부스트 회로는 부스트 회로의 본체가 병렬로 접속된 2개의 부스트 회로 유닛을 갖는 그러한 구성을 가질 수 있고, 특정 전압 VLIMIT의 수는 1개이다.In this case, the boost circuit can have such a configuration in which the main body of the boost circuit has two boost circuit units connected in parallel, and the number of specific voltages V LIMIT is one.

또는 부스트 회로는 부스트 회로의 본체가 병렬로 접속된 m(여기서 m은 적어도 3의 자연수)개의 부스트 회로 유닛을 갖고, 전압 VLIMIT의 (m-1)개의 값이 설정되고, 특정 전압 VLIMIT의 (m-1)개의 값에 따른 (m-1)개의 테스트 신호가 (m-1)개의 부스트 회로 유닛에 각각 입력되는 그러한 구성을 가질 수 있다.Or a boost circuit is a m a (m-1) values of the voltage V LIMIT has a (wherein m is at least a natural number of 3) of the boost circuit unit, set up in parallel to the body of a boost circuit, a certain voltage V LIMIT It may have such a configuration that (m-1) test signals according to (m-1) values are respectively input to the (m-1) boost circuit units.

본 발명에서, 부스트 회로의 본체의 부스트 회로 유닛과 동일한 구성을 갖는 더미 부스트 회로 유닛이 제공되고 부스트 회로의 동작되는 부스트 회로 유닛의 수는 더미 부스트 회로 유닛의 부스트 전압을 검출함으로써 제어된다. 따라서, 부스트 회로의 본체로부터의 부스트 전압 출력은 고정된 좁은 폭내에 있도록 제어될 수 있다. 결과적으로, 전원 전압의 변화 뿐만 아니라 공정 조건의 편차 및 외부 온도의 변화를 흡수할 수 있다. 그러므로 부스트 전압의 편차가 억제될 수 있다. 또한, 부스트 출력이 고일 때 동작되는 부스트 회로의 수를 제한함으로써 소모적인 전류 소비를 감소시킬 수 있다.In the present invention, a dummy boost circuit unit having the same configuration as the boost circuit unit of the main body of the boost circuit is provided and the number of operated boost circuit units of the boost circuit is controlled by detecting the boost voltage of the dummy boost circuit unit. Thus, the boost voltage output from the body of the boost circuit can be controlled to be within a fixed narrow width. As a result, variations in power supply voltage as well as variations in process conditions and changes in external temperature can be absorbed. Therefore, the variation of the boost voltage can be suppressed. In addition, the current consumption can be reduced by limiting the number of boost circuits that are operated when the boost output is high.

이후, 본 발명의 실시예에 따른 부스트 회로에 대해 설명하겠다. 도 3은 본 발명의 제1 실시예에 따른 부스트 회로의 본체를 도시한 블록도이다. 도 4는 본 부스트 회로내의 부스트 전압 검출 유닛을 도시한 블록도이다.Hereinafter, a boost circuit according to an embodiment of the present invention will be described. 3 is a block diagram illustrating a main body of a boost circuit according to a first embodiment of the present invention. 4 is a block diagram showing a boost voltage detection unit in the present boost circuit.

도 3에 도시한 부스트 회로에서, 부스트 회로 유닛(11) 및 부스트 회로 유닛(12)은 부스트 입력 전압 ATDBS2가 입력되는 입력 단자(18)와 그로부터 부스트 전압을 출력하기 위한 출력 단자(19) 사이에 병렬로 접속된다. 입력 단자(18)와 부스트 회로 유닛(11) 사이에는, 인버터(14)가 접속된다. 입력 단자(18)와 부스트 회로 유닛(11) 사이에는, NAND 회로(15)가 접속된다. 부스트 입력 전압 ATDBST2는 NAND 회로(15)의 입력 단자들 중 하나에 입력된다. 이후 설명되는 전압 검출 회로(17)의 출력 신호 TBST2는 NAND 회로(15)의 입력 단자들중 다른 것에 입력된다. 나아가, 출력 단자(19)와 접지 사이에는, 부하 캐패시턴스(CL)를 갖는 캐패시터(16)가 접속된다.In the boost circuit shown in FIG. 3, the boost circuit unit 11 and the boost circuit unit 12 are provided between an input terminal 18 to which the boost input voltage ATDBS2 is input and an output terminal 19 for outputting a boost voltage therefrom. Are connected in parallel. An inverter 14 is connected between the input terminal 18 and the boost circuit unit 11. The NAND circuit 15 is connected between the input terminal 18 and the boost circuit unit 11. The boost input voltage ATDBST2 is input to one of the input terminals of the NAND circuit 15. The output signal TBST2 of the voltage detection circuit 17 described later is input to another of the input terminals of the NAND circuit 15. Furthermore, a capacitor 16 having a load capacitance C L is connected between the output terminal 19 and ground.

한편, 부스트 전압 검출 유닛에서, 부스트 회로 유닛(11 및 12)과 동일한 구성을 갖는 더미 부스트 회로 유닛(13)이 도 4에 도시된 바와 같이 제공된다. 부스트 입력 전압 ATDBST1은 더미 부스트 회로 유닛(13)에 입력된다. 더미 부스트 회로 유닛(13)은 더미 부스트 출력 전압 VBOOST'을 출력한다.On the other hand, in the boost voltage detection unit, a dummy boost circuit unit 13 having the same configuration as the boost circuit units 11 and 12 is provided as shown in FIG. The boost input voltage ATDBST1 is input to the dummy boost circuit unit 13. The dummy boost circuit unit 13 outputs the dummy boost output voltage V BOOST '.

더미 부스트 회로 유닛(13)의 출력 전압 VBOOST'은 전압 검출 회로(17)에 입력된다. 전압 검출 회로(17)는 출력 신호 TBST2를 출력한다. 검출된 더미 부스트 출력 전압 VBOOST'가 특정 전압 VLIMIT이상일 때 출력 신호 TBST2는 "저"로 된다. 검출된 더미 부스트 출력 전압 VBOOST'이 특정 전압 VLIMIT보다 낮을 때 출력 신호 TBST2는 "고"로 된다. 더미 부스트 회로 유닛(13)의 출력 단자와 접지 사이에는 부하 캐패시턴스(CL')를 갖는 캐패시터(20)가 접속된다. 그런데, 부스트 회로 유닛(11 및 12), 및 더미 부스트 회로 유닛(11)의 구성은 기본적으로 도 1에 도시한 종래의 부스트 회로 유닛(32 및 33)의 구성과 동일하다.The output voltage V BOOST ′ of the dummy boost circuit unit 13 is input to the voltage detection circuit 17. The voltage detection circuit 17 outputs the output signal TBST2. The output signal TBST2 becomes &quot; low &quot; when the detected dummy boost output voltage V BOOST 'is greater than or equal to the specified voltage V LIMIT . The output signal TBST2 goes high when the detected dummy boost output voltage V BOOST 'is lower than the specified voltage V LIMIT . A capacitor 20 having a load capacitance C L ′ is connected between the output terminal of the dummy boost circuit unit 13 and ground. Incidentally, the configuration of the boost circuit units 11 and 12 and the dummy boost circuit unit 11 is basically the same as that of the conventional boost circuit units 32 and 33 shown in FIG.

전술한 구성을 갖는 제1 실시예에 따른 부스트 회로의 동작에 대해 이제부터 설명하겠다.The operation of the boost circuit according to the first embodiment having the above-described configuration will now be described.

도 5는 그 횡좌표에 전원 전압 Vcc, 임계 전압 Vth, 산화막의 두께 Tox, 및 공정 온도와 같은 변화 팩터를 도시한다. 도 5는 그 종좌표에 부스트 회로 유닛(11 및 12)의 출력 전압 VBOOST의 변화를 도시한다. 그러므로, 도 5는 이들 간의 관계를 도시한다. 출력 전압 VBOOST은 전원 전압 Vcc가 높고, 임계 전압 Vth가 낮고, 산화막 두께 Tox가 얇고, 온도가 낮을수록 상승한다. 더미 부스트 회로(13)는 그것이 유사한 구성을 갖기 때문에 유사한 특성을 갖는다. 그러므로, 더미 부스트 회로(13)의 출력 전압 VBOOST'는 또한 도 5에 도시한 "하나의 부스트가 동작될 때"의 직선과 동일한 방식으로 변화한다.Fig. 5 shows change factors such as power supply voltage Vcc, threshold voltage Vth, oxide thickness Tox, and process temperature in its abscissa. 5 shows the change in the output voltage V BOOST of the boost circuit units 11 and 12 in its ordinate. Therefore, Figure 5 shows the relationship between them. The output voltage V BOOST increases as the power supply voltage Vcc is high, the threshold voltage Vth is low, the oxide thickness Tox is thin, and the temperature is low. The dummy boost circuit 13 has similar characteristics because it has a similar configuration. Therefore, the output voltage V BOOST 'of the dummy boost circuit 13 also changes in the same manner as the straight line in " when one boost is operated " shown in FIG.

전압 검출 회로(17)에서, VBOOST의 허용범위의 하한값은 VLIMIT로 설정된다. 전압 검출 회로(17)는 신호 TBST2를 출력한다. 더미 부스트 출력 회로 유닛(13)의 출력 VBOOST'이 VLIMIT이상일 때, 신호 TBST2는 "저"로 된다. 출력 VBOOST'가 VLIMIT보다 낮을 때, 신호 TBST2는 "고"로 된다. 따라서 전압 검출 회로(17)의 출력이 설정된다. 부스트 입력 전압 ADBST1이 더미 부스트 출력 유닛(13)에 입력되고 더미 부스트 전압 VBOOST'가 출력될 때, 전압 검출 회로(17)는 더미 부스트 전압 VBOOST'을 검출한다. VBOOST'가 소정의 전압 VLIMIT이상이면, 전압 검출 회로(17)는 "저" 상태인 신호 TBST2를 출력한다.In the voltage detection circuit 17, the lower limit of the allowable range of V BOOST is set to V LIMIT . The voltage detection circuit 17 outputs the signal TBST2. When the output V BOOST 'of the dummy boost output circuit unit 13 is equal to or greater than V LIMIT , the signal TBST2 becomes "low". When output V BOOST 'is lower than V LIMIT , signal TBST2 goes "high". Thus, the output of the voltage detection circuit 17 is set. When the boost input voltage ADBST1 is input to the dummy boost output unit 13 and the dummy boost voltage V BOOST 'is output, the voltage detection circuit 17 detects the dummy boost voltage V BOOST '. If V BOOST 'is equal to or greater than the predetermined voltage V LIMIT , the voltage detection circuit 17 outputs the signal TBST2 in the "low" state.

NAND 회로(15)는 "저" 상태인 신호 TBST2와 부스트 입력 전압 ATDBST2의 논리곱을 얻는다. 하나의 입력이 "저"이기 때문에, 입력 전압 ATDBST2는 부스트 회로 유닛(12)에 입력되지 않고 결과적으로 부스트 회로 유닛(12)은 부스트 동작을 수행하지 않는다. 바꾸어 말하면, 단지 하나의 부스트 회로 유닛(11)이 동작된다.The NAND circuit 15 obtains the logical product of the signal TBST2 in the " low " state and the boost input voltage ATDBST2. Since one input is "low", the input voltage ATDBST2 is not input to the boost circuit unit 12 and consequently the boost circuit unit 12 does not perform a boost operation. In other words, only one boost circuit unit 11 is operated.

더미 부스트 전압 VBOOST'이 소정의 전압 VLIMIT보다 적으면, 전압 검출 회로(17)는 "고" 상태인 신호 TBST2를 출력한다. 이 때, NAND 회로(15)는 부스트 입력 전압 ATDBST2와 "고" 상태인 신호 TBST2의 논리곱을 얻는다. 따라서, 부스트 입력 전압 ATDBST2이 부스트 회로 유닛(12)에 입력된다. 결과적으로, 부스트 회로 유닛(12)은 부스트 동작을 수행한다. 그러므로, 전원 전압과 외부 온도의 변화에 대하여, 부스트 출력 전압 VBOOST은 도 5에 도시된 "2개의 부스트가 동작될 때"의 실선으로 표시된 바와 같이 변화한다. 그러므로, 전원 전압, 공정 조건 및 온도 등의 변화에 대하여, 본 실시예의 부스트 회로는 도 5의 실선으로 표시된 패턴을 갖는 출력 전압 VBOOST을 출력한다. 출력 전압 VBOOST는 허용 범위내에서 변화한다. 결과적으로, 부스트 출력 전압 VBOOST의 편차가 억제될 수 있다.If the dummy boost voltage V BOOST 'is less than the predetermined voltage V LIMIT , the voltage detection circuit 17 outputs the signal TBST2 in the "high" state. At this time, the NAND circuit 15 obtains the logical product of the boost input voltage ATDBST2 and the signal TBST2 in the " high " state. Therefore, the boost input voltage ATDBST2 is input to the boost circuit unit 12. As a result, the boost circuit unit 12 performs a boost operation. Therefore, with respect to the change in the power supply voltage and the external temperature, the boost output voltage V BOOST changes as indicated by the solid line of "when two boosts are operated" shown in FIG. Therefore, with respect to changes in power supply voltage, process conditions, temperature, and the like, the boost circuit of this embodiment outputs an output voltage V BOOST having a pattern indicated by a solid line in FIG. The output voltage V BOOST varies within the permissible range. As a result, the deviation of the boost output voltage V BOOST can be suppressed.

본 발명의 제2 실시예에 대해 이제부터 설명하겠다. 도 6은 제2 실시예의 부스트 회로의 본체를 도시한 블럭도이다. 도 7은 부스트 전압 검출 유닛을 도시한 블럭도이다. 본 실시예의 부스트 회로에서, 제1 부스트 히로 유닛(22), 제2 부스트 회로 유닛(23), ... , 및 제n(여기서 n은 관계식 n≥3을 만족시키는 자연수) 부스트 회로 유닛(27)은 부스트 입력 전압 ATDBST2가 입력되는 입력 단자(21)와 부스트 전압을 출력하기 위한 출력 단자(28) 사이에 병렬로 접속된다. 입력 단자(21)와 제1 부스트 회로 유닛(22) 사이에는 인버터(24)가 접속된다. 입력 단자(21)과 제2 내지 제n 부스트 회로 유닛(23 내지 27) 사이에는 NAND 회로(25)가 접속된다. NAND 회로의 수는 (n-1)개이다. NAND 회로(25)의 다른 입력 단자에는, 나중에 설명되는 전압 검출 회로(30)으로부터 TBST2 내지 TBSTn이 입력된다. 나아가, 출력 단자(28)와 접지 사이에는, 부하 캐패시턴스(CL)을 갖는 캐패시터(26)가 접속된다.A second embodiment of the present invention will now be described. Fig. 6 is a block diagram showing a main body of the boost circuit of the second embodiment. 7 is a block diagram illustrating a boost voltage detection unit. In the boost circuit of the present embodiment, the first boost hero unit 22, the second boost circuit unit 23, ..., and n (where n is a natural number satisfying relation n≥3) boost circuit unit 27 Is connected in parallel between the input terminal 21 to which the boost input voltage ATDBST2 is input and the output terminal 28 for outputting the boost voltage. An inverter 24 is connected between the input terminal 21 and the first boost circuit unit 22. The NAND circuit 25 is connected between the input terminal 21 and the second to nth boost circuit units 23 to 27. The number of NAND circuits is (n-1). TBST2 to TBSTn are input to the other input terminal of the NAND circuit 25 from the voltage detection circuit 30 described later. Furthermore, a capacitor 26 having a load capacitance C L is connected between the output terminal 28 and ground.

한편, 부스트 전압 검출 유닛에서, 제1 내지 제n 부스트 회로 유닛(22 내지 27)을 갖는 더미 부스트 회로 유닛(29)이 도 7에 도시된 바와 같이 제공된다. 부스트 입력 전압 ATDBST1이 더미 부스트 회로 유닛(29)에 제공된다. 더미 부스트 회로 유닛(29)은 이것을 증폭하여 더미 부스트 출력 전압 VBOOST'을 출력한다. (n-1)개의 전압 검출 회로(30)는 더미 부스트 회로 유닛(29)에 접속된다. 전압 검출 회로(30)는 더미 부스트 출력 전압 VBOOST'을 검출하고, 더미 부스트 출력 전압 VBOOST'을 특정 전압 VLIMIT1내지 VLIMIT(n-1)과 비교하여, "고" 또는 "저" 상태를 각각 취하는 신호 TBST2 내지 TBSTn을 출력한다.On the other hand, in the boost voltage detection unit, a dummy boost circuit unit 29 having first to nth boost circuit units 22 to 27 is provided as shown in FIG. The boost input voltage ATDBST1 is provided to the dummy boost circuit unit 29. The dummy boost circuit unit 29 amplifies this and outputs the dummy boost output voltage V BOOST '. (n-1) voltage detection circuits 30 are connected to the dummy boost circuit unit 29. The voltage detection circuit 30 compares the dummy boost output voltage V BOOST 'detect and pile-boost output voltage V BOOST' with a specific voltage V LIMIT1 to V LIMIT (n-1), "high" or "low" state, Outputs signals TBST2 to TBSTn, respectively.

도 8에 도시한 바와 같이, 최저 전압 VLIMIT1이 제1 전압 검출 회로(30)에서 설정되고, 다음으로 낮은 전압 VLIMIT2이 제2 전압 검출 회로(30)에서 설정된다. 이런 식으로, 연달아 동일 간격으로 증가하는 전압들이 설정된다. 최고 전압 VLIMIT(n-1)은 마지막 제(n-1) 전압 검출 회로(30)에서 설정된다. 이들 전압 검출 회로(30)는 더미 부스트 회로 유닛(29)의 출력 전압 VBOOST'을 검출한다. 출력 전압 VBOOST'이 VLIMIT1보다 낮으면, 모든 전압 검출 회로(30)는 "고" 상태인 신호 TBST2 내지 TBSTn을 출력한다.As shown in FIG. 8, the lowest voltage V LIMIT1 is set in the first voltage detection circuit 30, and the next lowest voltage V LIMIT2 is set in the second voltage detection circuit 30. In this way, voltages are set that increase at equal intervals in succession. The highest voltage V LIMIT (n-1) is set in the last (n-1) th voltage detection circuit 30. These voltage detection circuits 30 detect the output voltage V BOOST ′ of the dummy boost circuit unit 29. If the output voltage V BOOST 'is lower than V LIMIT1 , all the voltage detection circuits 30 output the signals TBST2 to TBSTn in the "high" state.

VBOOST'가 VLIMIT1이상이고 VLIMIT2보다 낮으면, 단지 제1 전압 검출 회로(30)의 신호 TBST2만이 "저"로 된다. VBOOST'가 VLIMIT2이상이고 VLIMIT3보다 낮으면, 단지 제1 및 제2 전압 검출 회로(30)의 신호 TBST2 및 TBST3만이 "저"로 된다. VBOOST'가 VLIMIT(n-1)이상이면, "저" 상태인 신호 TBST2 내지 TBSTn이 각각 모든 전압 검출 회로(30)으로부터 출력된다.If V BOOST 'is greater than or equal to V LIMIT1 and less than V LIMIT2 , only the signal TBST2 of the first voltage detection circuit 30 becomes "low". If V BOOST 'is greater than or equal to V LIMIT2 and lower than V LIMIT3 , only the signals TBST2 and TBST3 of the first and second voltage detection circuits 30 become "low". When V BOOST 'is equal to or greater than V LIMIT (n-1) , the signals TBST2 to TBSTn in the " low " state are output from all voltage detection circuits 30, respectively.

전술한 구성을 갖는 제2 실시예의 부스트 회로의 동작에 대해 설명하겠다. 먼저, 부스트 입력 전압 ATDBST1이 더미 부스트 회로 유닛(29)에 입력되면, 더미 부스트 회로 유닛(29)은 부스트 동작을 수행하고 더미 부스트 전압 VBOOST를 출력한다. 각 전압 검출 회로(30)는 더미 부스트 전압 VBOOST'을 검출한다. 더미 부스트 전압 VBOOST'이 그것의 설정된 전압보다 높을 때 각 전압 검출 회로(30)는 "저" 신호를 출력한다. 더미 부스트 전압 VBOOST'가 그것의 설정된 전압보다 낮으면 각 전압 검출 회로(30)는 "고" 신호를 출력한다.The operation of the boost circuit of the second embodiment having the above-described configuration will be described. First, when the boost input voltage ATDBST1 is input to the dummy boost circuit unit 29, the dummy boost circuit unit 29 performs a boost operation and outputs a dummy boost voltage V BOOST . Each voltage detection circuit 30 detects a dummy boost voltage V BOOST '. Each voltage detection circuit 30 outputs a "low" signal when the dummy boost voltage V BOOST 'is higher than its set voltage. If the dummy boost voltage V BOOST 'is lower than its set voltage, each voltage detection circuit 30 outputs a "high" signal.

결과적으로, "고" 신호는 더미 부스트 전압 VBOOST'의 크기에 따른 수만큼의 갯수의 전압 검출 회로로부터 출력된다. "고" 신호가 입력되는 NAND 회로(25)에 접속된 부스트 회로 유닛(23 내지 27)은 부스트 동작을 수행한다. 바꾸어 말하면, VBOOST'가 VLIMIT(n-1)이상이면, "저" 신호가 모든 전압 검출 회로(30)로부터 출력된다. 이 경우에, 입력 전압 ATDBST2이 NAND 회로를 경유하여 제2 내지 제n 부스트 회로(23, ... , 27)에 입력되지 않고, 단지 제1 부스트 회로 유닛(22)만이 동작된다. 반대로, VBOOST'가 VLIMIT1보다 낮으면, "고" 신호가 모든 전압 검출 회로(30)로부터 출력된다. 이 경우에, 모든 NAND 회로(25)는 턴 온되고, 모든 부스트 회로 유닛(22, 23, ... , 27)이 동작된다.As a result, the "high" signal is output from as many voltage detection circuits as the number depends on the magnitude of the dummy boost voltage V BOOST '. The boost circuit units 23 to 27 connected to the NAND circuit 25 to which the "high" signal is input perform the boost operation. In other words, when V BOOST 'is equal to or greater than V LIMIT (n-1) , the "low" signal is output from all the voltage detection circuits 30. In this case, the input voltage ATDBST2 is not input to the second to nth boost circuits 23, ..., 27 via the NAND circuit, and only the first boost circuit unit 22 is operated. Conversely, if V BOOST 'is lower than V LIMIT1 , the "high" signal is output from all voltage detection circuits 30. In this case, all of the NAND circuits 25 are turned on, and all of the boost circuit units 22, 23, ..., 27 are operated.

이런 식으로, 복수의 더미 부스트 회로(22 내지 27)가 도 8에 도시한 바와 같이 더미 부스트 전압 VBOOST'의 크기에 따라 동작된다. 출력 전압 VBOOST은 도 8에 실선으로 표시된 것과 같이 부스트 회로의 출력 단자(28)로부터 출력된다. 결과적으로, VBOOST는 도 8의 허용범위내에 있도록 제어된다.In this way, the plurality of dummy boost circuits 22 to 27 are operated according to the magnitude of the dummy boost voltage V BOOST 'as shown in FIG. The output voltage V BOOST is output from the output terminal 28 of the boost circuit as indicated by the solid line in FIG. As a result, V BOOST is controlled to be within the allowable range of FIG.

전술한 실시예에서, 부스트 전압 검출부 및 부스트 회로의 주요부에서 사용된 부스트 회로 유닛은 동일한 구성을 갖는다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 부스트 전압 검출부에서 사용된 부스트 회로의 부스트 캐패시턴스 CBOOST의 값은 부스트 회로의 본체에서 사용된 부스트 회로 유닛의 것보다 작게 될 수 있다. 부스트 전압은 전원 전압, 부스트 캐패시턴스 CBOOST, 및 부하 캐패시턴스 CL에 의해 결정된다. 그러므로, 부스트 전압 검출부의 부하 캐패시턴스 CL이 작게 될 수 있다면, 부스트 캐패시턴스 CBOOST는 작게 될 수 있다. 부스트 캐패시턴스 CBOOST가 작게 될 수 있다면, 부스트 전압 검출부의 회로의 면적은 작게 될 수 있다.In the above-described embodiment, the boost circuit unit used in the boost voltage detecting section and the main section of the boost circuit has the same configuration. However, the present invention is not limited to this. For example, the value of the boost capacitance C BOOST of the boost circuit used in the boost voltage detector may be smaller than that of the boost circuit unit used in the main body of the boost circuit. The boost voltage is determined by the supply voltage, the boost capacitance C BOOST , and the load capacitance C L. Therefore, if the load capacitance C L of the boost voltage detector can be made small, the boost capacitance C BOOST can be made small. If the boost capacitance C BOOST can be made small, the area of the circuit of the boost voltage detector can be made small.

본 발명에서, "부스트 회로가 동일한 구성을 갖는다"는 표현은 동일한 물리적 구성 뿐만 아니라 위에 설명된 경우를 말한다.In the present invention, the expression "the boost circuit has the same configuration" refers to the case described above as well as the same physical configuration.

본 발명에 따르면 전원 전압 Vcc의 변화 이외에 공정 조건의 편차 및 외부 온도의 변화에 의해 발생된 부스트 전압의 편차를 억제할 수 있다는 효과가 있다.According to the present invention, there is an effect that the variation of the boost voltage generated by the variation of the process conditions and the variation of the external temperature in addition to the variation of the power supply voltage Vcc can be suppressed.

Claims (5)

부스트 회로에 있어서,In the boost circuit, 병렬로 접속된 복수개(n개)의 부스트 회로 유닛을 갖는 부스트 회로의 본체;A main body of a boost circuit having a plurality (n) of boost circuit units connected in parallel; 상기 부스트 회로의 본체의 상기 부스트 회로 유닛과 동일한 구성을 갖는 더미 부스트 회로, 및 상기 더미 부스트 회로 유닛의 출력 전압을 검출하기 위한 전압 검출 회로를 갖는 부스트 전압 검출부; 및A boost voltage detector having a dummy boost circuit having the same configuration as the boost circuit unit of the main body of the boost circuit, and a voltage detection circuit for detecting an output voltage of the dummy boost circuit unit; And 상기 부스트 전압 검출부의 검출 결과에 기초하여, 상기 부스트 회로의 본체에서 동작될 부스트 회로 유닛의 수를 선택하기 위한 선택 회로A selection circuit for selecting the number of boost circuit units to be operated in the main body of the boost circuit based on a detection result of the boost voltage detector; 를 포함하는 부스트 회로.Boost circuit comprising a. 제1항에 있어서, 상기 전압 검출 회로는 상기 더미 부스트 회로 유닛의 출력 전압을 특정 전압 VLIMIT와 비교하여 "고" 또는 "저" 테스트 신호를 출력하는 부스트 회로.The boost circuit of claim 1, wherein the voltage detection circuit outputs a "high" or "low" test signal by comparing the output voltage of the dummy boost circuit unit with a specific voltage V LIMIT . 제2항에 있어서,The method of claim 2, 상기 부스트 회로의 본체는The main body of the boost circuit 병렬로 접속된 상기 부스트 회로 유닛들에 신호를 입력하기 위한 입력 단자; 및An input terminal for inputting a signal to the boost circuit units connected in parallel; And 병렬로 접속된 상기 부스트 회로 유닛들로부터 공급된 신호를 출력하기 위한 출력 단자를 포함하고,An output terminal for outputting a signal supplied from the boost circuit units connected in parallel, 상기 선택 회로는The selection circuit 상기 입력 단자와 상기 제1 부스트 회로 유닛 사이에 접속된 인버터;An inverter connected between the input terminal and the first boost circuit unit; 상기 입력 단자와 제2 내지 제n 부스트 회로 유닛 사이에 각각 접속된 (n-1)개의 NAMD 회로; 및(N-1) NAMD circuits respectively connected between the input terminal and second to nth boost circuit units; And 상기 테스트 신호를 상기 NAND 회로에 입력하기 위한 회로를 포함하는 부스트 회로.A circuit for inputting the test signal to the NAND circuit. 제3항에 있어서,The method of claim 3, 상기 부스트 회로의 본체는 병렬로 접속된 2개의 부스트 회로 유닛을 갖고,The main body of the boost circuit has two boost circuit units connected in parallel, 상기 특정 전압 VLIMIT의 수는 1개인 부스트 회로.A boost circuit having one specific voltage V LIMIT . 제3항에 있어서, 상기 부스트 회로의 본체는 병렬로 접속된 m(여기서 m은 적어도 3의 자연수)개의 부스트 회로 유닛을 갖고,The boost circuit according to claim 3, wherein the main body of the boost circuit has m boost circuit units (where m is a natural number of at least 3) connected in parallel, 전압 VLIMIT의 (m-1)개의 값이 설정되고,(M-1) values of voltage V LIMIT are set, 전압 VLIMIT의 (m-1)개의 값에 따른 (m-1)개의 테스트 신호가 각각 (m-1)개의 부스트 회로 유닛에 입력되는 부스트 회로.A boost circuit in which (m-1) test signals corresponding to (m-1) values of the voltage V LIMIT are input to the (m-1) boost circuit units, respectively.
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