KR20010005034A

KR20010005034A - 커패시터 간의 부정합에 의한 에러를 최소화한 디지털-아날로그 변환 장치

Info

Publication number: KR20010005034A
Application number: KR1019990025821A
Authority: KR
Inventors: 이범하; 송정우
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2001-01-15
Also published as: KR100345668B1

Abstract

본 발명은 랜덤 디코딩 방식으로 커패시터 간의 부정합으로 인해 발생하는 하모닉 디스토션을 최소화한 D/A 변환 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 내부에 다수의 커패시터를 구비하여 상기 커패시터들 간의 부정합으로 인해 발생되는 하모닉 디스토션을 최소화한 디지털-아날로그 변환 장치에 있어서, 외부로부터 디지털 입력 신호를 인가받아 N비트(N은 자연수)의 신호로 시그마-델타 변환하기 위한 N비트 시그마-델타 변환 수단; 상기 시그마-델타 변환 수단으로부터 출력되는 상기 N비트 신호를 입력받아 디코딩하여 2^N개의 신호를 출력하기 위한 디코딩 수단; 상기 디코딩 수단으로부터 출력되는 상기 2^N개의 신호를 랜덤화하기 위한 랜덤 발생 회로부; 및 상기 랜덤 발생 회로부로부터 출력되는 랜덤화된 신호를 입력받아 로우 패스 필터링 동작을 수행한 후 상기 디지털 입력 신호에 대해 변환된 최종 아날로그 출력 신호를 출력하기 위한 스위치드-커패시터 필터링 수단을 포함한다.

Description

커패시터 간의 부정합에 의한 에러를 최소화한 디지털-아날로그 변환 장치{DIGITAL TO ANALOG CONVERTER FOR MINIMIZING ERROR DUE TO MISMATCH OF CAPACITORS}

본 발명은 신호 변환 장치에 관한 것으로, 특히 공정 상에서 불가피하게 발생하는 커패시터 간의 부정합에 의한 성능 저하를 최소화한 디지털-아날로그 변환기(Digital to Analog converter, 이하 D/A 변환기라 함)에 관한 것이다.

잘 알려진 바와 같이, D/A 변환기는 디지털 신호를 아날로그 신호로 변환시키기 위한 장치이다.

일반적인 D/A 변환기의 경우 반도체 공정 상에서 커패시터들 간의 부정합이 발생하게 되고, 이러한 부정합으로 인하여 D/A 변환기로부터 하모닉 디스토션(harmonic distortion)이 발생된다. 따라서, 종래의 이러한 D/A 변환기는 신호 대 하모닉 디스토션의 비(Signal-to-Harmonic distortion rate)가 감소하여 전체 성능이 저하되는 문제를 가진다.

한편, 음성신호 처리 시 많이 사용되는 고분해능의 음성신호용 D/A 변환기는 통상 시그마-델타 변환 방식(sigma-delta modulation)을 사용한다. 시그마-델타 변환은 이미 널리 공지된 기술 내용이므로 그에 대한 상세한 설명은 여기서 생략한다.

도 1은 시그마-델타 변환 방식의 1비트 시그마-델타 변환기를 구비하는 D/A 변환기로서, 디지털 입력 신호를 인가받아 시그마-델타 변환하는 1비트 시그마-델타 변환기(10)와, 시그마-델타 변환기(10)로부터 출력되는 1비트 신호에 대한 로우 패스 필터링(low pass filtering) 동작을 수행한 후 아날로그 출력 신호를 내보내는 스위치드-커패시터 필터(12)로 구성된다.

구체적으로, 1비트 시그마-델타 변환기(10)는 디지털 입력 신호를 외부로부터 입력받아 도 2에 도시된 바와 같이 고주파 영역에서의 잡음 준위가 높은 1비트 신호(도2의 (a))로 변환한다. 계속해서, 스위치드-커패시터 필터(12)에서 상기 시그마-델타 변환기(10)로부터의 1비트 신호를 로우 패스 필터링하여 아날로그 출력 신호로 내보내게 된다. 그러나, 스위치드-커패시터 필터(12)를 통한 필터링 동작 후에도 여전히 도 2의 (b)에 도시된 바와 같이 잡음의 준위가 높아 D/A 변환기의 성능이 떨어지게 된다.

이러한 문제를 극복하기 위해 스위치드-커패시터 필터(12)의 차수를 증가시켜 구성할 수도 있으나, 이러한 경우에는 필터의 필터링 동작 자체가 불안정해질 가능성이 높으며, 커패시터 간의 부정합에 의해 전체 필터의 전달함수가 변하는 정도가 증가하는 등의 또다른 문제가 생긴다.

따라서, 최근에는 D/A 변환기의 구성 시 다수 비트(multi bit)를 출력하는 시그마-델타 변환기를 채용하여 잡음 준위를 낮추는 방식이 사용되고 있다.

도 3은 다수 비트 출력의 시그마-델타 변환기를 구비하는 D/A 변환기로서, 디지털 입력 신호를 인가받아 다수 비트의 신호로 시그마-델타 변환하는 N비트 시그마-델타 변환기(20)와, 시그마-델타 변환기(20)로부터 출력되는 N비트 신호를 입력받아 디코딩하여 2^N개의 신호를 출력하는 디코더(22)와, 상기 디코더(22)로부터 출력되는 2^N개의 신호에 대한 로우 패스 필터링 동작을 수행한 후 아날로그 출력 신호를 내보내는 스위치드-커패시터 필터(24)로 구성된다.

상기 도 3의 N 비트 시그마-델타 변환기(20)와 같이 출력 비트 수가 증가하는 경우 시그마-델타 변환기(20)로부터 출력되는 신호의 고주파 영역에서의 잡음 성분이 (6.02 ×출력 비트수)만큼 감소하고(도 4의 (c)), 그에 따라 스위치드-커패시터 필터(12)를 통한 필터링 동작 후의 잡음 준위 역시 도 4의 (d)에 도시된 바와 같이 잡음의 준위가 다소 낮아진다.

그러나, 도 3에서와 같이 N비트 시그마-델타 변환기(20)를 이용한 D/A 변환기는 도 5에서와 같이 다수개의 커패시터를 사용하여 디지털 신호를 아날로그 신호로 변환하게 된다.

도 5는 상기 도 3의 스위치드-커패시터 필터의 내부 회로도로서, 연산 증폭기(30)와, 연산 증폭기(30)의 반전 입력단(-)과 기준 전압단(Vref) 사이에 병렬로 연결되는 다수의 커패시터(C1, C2, C3, …, Cn)와, 연산 증폭기(30)의 아날로그 신호의 출력 레벨을 조절하기 위한 저항(R) 및 커패시터(Cf)로 이루어진다.

일반적으로, 상기 도 5의 커패시터와 같은 고정밀의 커패시터는 두 개의 폴리층(poly)을 스택(stack)으로 쌓아 이 두 층간의 커패시턴스를 이용하여 만들어지는 데, 통상의 모든 반도체 공정은 시간적, 공간적으로 상기 커패시터 간의 부정합을 야기하게 된다. 이러한 부정합의 주된 원인은 두 폴리층을 전기적으로 분리시키는 산화층(oxide)의 두께가 일정하지 않고, 도 6에서와 같이 산화층의 두께(X)가 일정한 방향으로 단조 증가하거나, 특정 영역에서는 두껍고 이 영역에서 멀어질수록 감소하는 등의 분포를 가짐으로써 이러한 산화층의 두께차로 인해 두 개의 폴리층으로 구성된 커패시터의 용량값에 대한 오차가 발생하기 때문이다.

한편, 이와 같은 구성의 D/A 변환기는 도 5에서와 같이 다수개의 입력 커패시터(C1, C2, C3, …, Cn) 중 입력값에 해당하는 만큼을 충전시킨 후 이를 연산증폭기(30), 또다른 커패시터(Cf) 및 스위칭(S1, S2, …, Sn, Sf)을 이용하여 아날로그 신호로 변환시킨다. 또한, 종래의 D/A 변환기는 디코더(22)를 사용하여 N비트 시그마-델타 변환기(20)로부터 입력되는 디지털 신호를 충전한 커패시터의 수만큼 선택한 후 다수개의 커패시터를 왼쪽부터 차례대로 충전하도록 하였다. 일예로 3비트 D/A 변환기를 예로 들면 아래 표 1과 같다.

디지털 입력 신호	디코더의 출력	최종 아날로그 출력 신호
0	0	0
1	1	1/8
10	11	2/8
11	111	3/8
100	1111	4/8
101	11111	5/8
110	111111	6/8
111	1111111	7/8

상기 도 3의 D/A 변환기를 사용하여 상기 표 1에서와 같이 디지털 입력 신호를 아날로그 출력 신호로 변환하는 경우, 커패시터 간의 부정합으로 인해 디지털 입력 신호에 에러 성분이 포함되어 있는 것과 같은 영향을 미치게 된다. 즉, 디지털 입력 신호가 커패시터의 부정합에 해당하는 에러를 가지는 것과 마찬가지이다. 이러한 에러 성분은 신호 성분의 왜곡을 초래한다. 이러한 에러를 가진 D/A 변환기로부터 출력되는 아날로그 출력 신호의 주파수 성분을 분석해 보면, 디지털 입력 신호의 주파수의 하모닉 성분들이 발생한다. 즉, 커패시터 간의 부정합은 전체 D/A 변환기의 하모닉 디스토션을 야기하게 된다.

일반적인 CMOS 공정을 이용할 경우 이러한 커패시터 간의 부정합은 0.1% 정도이고, 이때 D/A 변환기의 분해능은 10비트 정도가 된다. 따라서, 10비트 이상의 분해능을 가지는 D/A 변환기를 구현하기 위해서는 정밀도가 더 우수한 공정을 사용하거나 하모닉 디스토션을 제거할 수 있는 별도의 설계 기법이 요구된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 랜덤 디코딩 방식으로 커패시터 간의 부정합으로 인해 발생하는 하모닉 디스토션을 최소화한 D/A 변환 장치를 제공하는데 그 목적이 있다.

도 1은 시그마-델타 변환 방식의 1비트 시그마-델타 변환기를 구비하는 D/A 변환기에 대한 블록도.

도 2는 상기 도 1의 D/A 변환기에서 1비트 시그마-델타 변환기로부터의 1 비트 신호 및 스위치드-커패시터 필터로부터의 신호에 대한 신호 및 잡음 특성도.

도 3은 다수 비트 출력의 시그마-델타 변환기를 구비하는 D/A 변환기에 대한 블록도.

도 4는 상기 도 3의 D/A 변환기에서 다수 비트 시그마-델타 변환기로부터의 신호 및 스위치드-커패시터 필터로부터의 신호에 대한 신호 및 잡음 특성도.

도 5는 상기 도 3의 스위치드-커패시터 필터의 내부 회로도.

도 6은 공정에 따른 커패시터의 부정합을 일으키는 두 유형에 대한 특성도.

도 7은 본 발명의 일실시예에 따른 D/A 변환기에 대한 블록도.

도 8은 본 발명의 일실시예에 따른 상기 도 7의 랜덤 발생 회로부를 구성하는 단위 랜덤 발생 회로부에 대한 도면.

도 9는 상기 도 8의 단위 랜덤 발생 회로부로 입력되는 제어신호(Pass, Exchange)를 발생하는 제어 신호 발생부의 내부 회로도.

도 10은 시그마-델타 변환기의 출력이 3비트인 경우를 일예로하여 구성한 랜덤 발생 회로부에 대한 블록도.

* 도면의 주요 부분에 대한 설명

40 : N비트 시그마-델타 변환기

42 : 디코더

44 : 랜덤 발생 회로부

46 : 스위치드-커패시터 필터

상기 목적을 달성하기 위한 본 발명은, 내부에 다수의 커패시터를 구비하여 상기 커패시터들 간의 부정합으로 인해 발생되는 하모닉 디스토션을 최소화한 디지털-아날로그 변환 장치에 있어서, 외부로부터 디지털 입력 신호를 인가받아 N비트(N은 자연수)의 신호로 시그마-델타 변환하기 위한 N비트 시그마-델타 변환 수단; 상기 시그마-델타 변환 수단으로부터 출력되는 상기 N비트 신호를 입력받아 디코딩하여 2^N개의 신호를 출력하기 위한 디코딩 수단; 상기 디코딩 수단으로부터 출력되는 상기 2^N개의 신호를 랜덤화하기 위한 랜덤 발생 회로부; 및 상기 랜덤 발생 회로부로부터 출력되는 랜덤화된 신호를 입력받아 로우 패스 필터링 동작을 수행한 후 상기 디지털 입력 신호에 대해 변환된 최종 아날로그 출력 신호를 출력하기 위한 스위치드-커패시터 필터링 수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명은 공정 상에서 발생하는 커패시터 간의 부정합에 의한 영향을 최소화시키기 위해 하모닉 디스토션을 랜덤 잡음으로 변환시킨다. 다시 말해, 디코더로부터 출력되는 신호에 해당하는 개수의 커패시터를 충전시킬 때 충전시키는 커패시터를 일정한 규칙에 따라 충전시키지 않고, 랜덤화하여 커패시터 부정합 에러를 랜덤 에러로 변환시킴으로써 하모닉 디스토션에 해당하는 에러를 나이퀴스트(Nyquist) 주파수 대역에 고루 분포시켜 잡음을 최소화한다.

도 7은 본 발명의 일실시예에 따른 D/A 변환기에 대한 블록도로서, 디지털 입력 신호를 인가받아 다수 비트의 신호로 시그마-델타 변환하는 N비트 시그마-델타 변환기(40)와, 시그마-델타 변환기(40)로부터 출력되는 N비트 신호를 입력받아 디코딩하여 2^N개의 신호를 출력하는 디코더(42)와, 상기 디코더(42)로부터 출력되는 2^N개의 신호를 랜덤화하기 위한 랜덤 발생 회로부(44)와, 랜덤 발생 회로부(44)로부터 출력되는 신호에 응답하여 로우 패스 필터링 동작을 수행한 후 아날로그 출력 신호를 내보내는 스위치드-커패시터 필터(46)로 이루어진다.

도면을 참조하여, 본 발명의 일실시예적인 동작을 설명하면 아래와 같다.

본 발명의 시그마-델타 변환 방식의 D/A 변환기로 입력되는 디지털 입력 신호는 N비트 시그마-델타 변환기(40)를 통하여 잡음 성분이 고주파 대역에 존재하는 N비트의 신호로 변환되고, 이 N비트 신호는 디코더(42)로 입력되어 2^N개의 신호로 디코딩된다. 이렇게 디코딩된 신호는 랜덤 발생 회로부(44)로 입력되어 입력신호의 규칙성이 제거된 후 스위치드-커패시터 필터(46)에서 아날로그 출력 신호로 최종적으로 변환된다. 상기와 같이 변환된 최종 아날로그 출력 신호의 경우, 스위치드-커패시터 필터(46)를 구성하는 다수의 커패시터 간의 부정합에 의한 에러가 랜덤 에러로 변환되어 종래의 D/A 변환기와 달리 하모닉 디스토션을 발생시키지 않는다.

상기의 랜덤 에러는 나이퀴스트 주파수 대역에 균일하게 분포하게 되며, 오버샘플링 방식을 이용하는 시그마-델타 방식의 D/A 변환기는 신호의 주파수 대역 대 나이퀴스트 주파수 대역(1/2 × 샘플링 주파수)이 매우 낮으므로 신호 대역에서 커패시터 부정합으로 인한 랜덤 에러의 잡음 준위의 상승은 매우 작으며, 특히 종래의 방식을 사용했을 때 발생하는 하모닉 디스토션에 의한 성능 저하와 비교할 때 매우 큰 성능의 향상을 가져온다.

이에 본 발명에서는 디코더(42)로부터 출력되는 2^N개의 신호를 랜덤 신호로 변환하기 위하여 도 8에 도시된 바와 같은 단위 랜덤 발생부를 구비한다.

도 8은 본 발명의 일실시예에 따른 상기 도 7의 랜덤 발생 회로부를 구성하는 단위 랜덤 발생 회로부로서, 두 개의 입력(in1, in2)과 두 개의 출력(o1, o2)을 가지며, 단위 랜덤 발생 회로부로 입력된 이전의 입력과 현재 단위 랜덤 발생 회로부로 입력되는 현재의 입력을 조합하여 입력 신호(in1, in2)를 그대로 출력(o1, o2)하거나, 입력 신호(in1, in2)를 서로 바뀌어 출력(o2, o1)한다. 이러한 단위 랜덤 발생 회로부의 동작은 제어신호(Pass, Exchange)에 의해 제어된다.

도 9는 상기 도 8의 단위 랜덤 발생 회로부로 입력되는 제어신호(Pass, Exchange)를 발생하는 제어 신호 발생부로서, 하나의 입력신호(in1)와 또다른 하나의 입력신호(in2)를 입력받아 배타적 논리합하는 배타적 논리합 게이트(48)와, 클럭 신호(CLK)에 응답하여 배타적 논리합 게이트(48)의 출력(T1)을 에지 트리거링하여 출력단(Q)으로 내보내는 D 플립플롭(50)과, 상기 배타적 논리합 게이트(48)의 출력 신호(T1)와 상기 D 플립플롭(50)의 출력단(Q)으로부터의 신호를 입력받아 두 신호를 서로 배타적 논리합하여 제어신호(Exchange)를 출력하는 배타적 논리합 게이트(52)와, 배타적 논리합 게이트(52)의 출력 신호를 반전하여 또다른 제어신호(Pass)를 출력하는 인버터(54)로 이루어진다.

상기와 같이 구성된 제어 신호 발생부는 두 개의 입력 신호(in1, in2) 중 하나만 '1'인 경우에, 배타적 논리합 게이트(48)를 통해 출력 신호(T1)가 '1'이 되고, D 플립플롭(50)과 배타적 논리합 게이트를 통해 이전의 출력이 제어신호(Exchange)가 인에이블된 경우면 다음에는 다른 제어신호(Pass)를 인에이블시키고, 이전의 출력이 제어신호(Pass)가 인에이블된 경우이면 다음에는 제어신호(Exchange)를 인에이블시켜 출력하도록 함으로써 입력 신호의 규칙성을 제거한다.

도 10은 시그마-델타 변환기의 출력이 3비트인 경우를 일예로하여 구성한 랜덤 발생 회로부로서, 도시된 단위 랜덤 발생부의 구성은 상기 도 8과 동일하며, 이러한 단위 랜덤 발생부를 FFT(Fast Fourier Transform)에서와 같이 버터플라이(butterfly) 방식의 연결을 사용하여 3단 어레이로 구성되며, 이를 통해 디코더(42)로부터 출력되는 8개의 입력 신호(in0 내지 in7)를 현재의 입력과 이전의 입력신호의 조합을 통하여 랜덤화함으로써, 디코더의 출력신호의 규칙성을 제거하고, 이를 랜덤 신호로 변환하여 오버샘플링 방식의 시그마-델타 변환기를 구비한 D/A 변환기의 성능을 향상시킨다.

상술한 바와 같은 랜덤 디코딩 방식으로 커패시터 간의 부정합으로 인해 발생하는 하모닉 디스토션을 최소화하는 기술은 통상의 나이퀴스트 D/A 변환기에서도 적용이 가능하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 랜덤 디코딩 방식을 사용하여 커패시터 간의 부정합으로 인해 발생하는 하모닉 디스토션을 최소화함으로써 10비트 정도의 분해능을 가지는 공정에서 16비트 이상의 고분해능의 D/A 변환기를 구현할 수 있는 효과가 있다.

이러한 본 발명의 기술은 커패시터를 사용하는 D/A 변환기에 모두 적용이 가능하며, 특히 샘플링 주파수가 매우 높은 오버샘플링 방식의 D/A 변환기에서 높은 성능 향상 효과를 거둘 수 있다.

Claims

내부에 다수의 커패시터를 구비하여 상기 커패시터들 간의 부정합으로 인해 발생되는 하모닉 디스토션을 최소화한 디지털-아날로그 변환 장치에 있어서,

외부로부터 디지털 입력 신호를 인가받아 N비트(N은 자연수)의 신호로 시그마-델타 변환하기 위한 N비트 시그마-델타 변환 수단;

상기 시그마-델타 변환 수단으로부터 출력되는 상기 N비트 신호를 입력받아 디코딩하여 2^N개의 신호를 출력하기 위한 디코딩 수단;

상기 디코딩 수단으로부터 출력되는 상기 2^N개의 신호를 랜덤화하기 위한 랜덤 발생 회로부; 및

상기 랜덤 발생 회로부로부터 출력되는 랜덤화된 신호를 입력받아 로우 패스 필터링 동작을 수행한 후 상기 디지털 입력 신호에 대해 변환된 최종 아날로그 출력 신호를 출력하기 위한 스위치드-커패시터 필터링 수단

을 포함하여 이루어지는 디지털-아날로그 변환 장치.
제 1 항에 있어서, 상기 랜덤 발생 회로부는,

다수개의 단위 랜덤 발생 회로부를 포함하며,

상기 단위 랜덤 발생 회로부는 각각,

제1 및 제2 입력 신호에 응답하여 상기 단위 랜덤 발생 회로부로 입력되는 이전의 상기 제1 및 제2 입력 신호 및 현재의 상기 제1 및 제2 입력 신호를 조합하여 제1 및 제2 제어신호를 발생하는 제어 신호 발생 수단; 및

상기 제어 신호 발생 수단으로부터 출력되는 상기 제1 제어신호에 응답하여 상기 제1 및 제2 입력 신호를 제1 및 제2 출력 신호로 그대로 출력하고, 상기 제2 제어신호에 응답하여 상기 제1 및 제2 입력 신호를 서로 바꾸어 상기 제2 및 제1 출력 신호로 출력하는 랜덤 신호 출력 수단

을 포함하여 이루어지는 디지털-아날로그 변환 장치.
제 2 항에 있어서, 상기 제어 신호 발생 수단은,

상기 제1 및 제2 입력 신호를 양입력단으로 인가받아 배타적 논리합하기 위한 제1 배타적 논리합 수단;

클럭 신호에 응답하여 상기 제1 배타적 논리합 수단으로부터의 출력 신호를 에지 트리거링하여 출력단으로 내보내는 D 플립플롭;

상기 제1 배타적 논리합 수단으로부터의 출력 신호 및 상기 D 플립플롭의 출력단(Q)으로부터 나오는 신호를 입력받아 두 신호를 서로 배타적 논리합하여 상기 제2 제어신호를 출력하기 위한 제2 배타적 논리합 수단; 및

상기 제2 배타적 논리합 수단의 출력 신호를 반전하여 상기 제1 제어신호를 출력하기 위한 반전 수단

을 포함하여 이루어지는 디지털-아날로그 변환 장치.
제 1 항에 있어서, 상기 랜덤 발생 회로부는,

상기 디코딩 수단으로부터 출력되는 상기 2^N개의 신호에 응답하여 버터플라이(butterfly) 방식의 연결을 사용하여 다단으로 어레이되는 상기 다수개의 단위 랜덤 발생 회로부

를 포함하여 이루어지는 디지털-아날로그 변환 장치.