KR20010004794A - 커패시터의 전하저장전극 구조및 그 형성방법 - Google Patents
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Abstract
본 발명은, 커패시터의 전하저장전극 구조 및 그 형성방법에 관한 것으로서, 셀영역의 비트라인 사이의 공간을 제1산화막을 보이드 없이 적층한 후 콘택을 형성하므로 커패시터 셀 간에 쇼트(Short)를 방지하고, 적층되는 제2산화막으로 열공정에서 크랙(Crack)이 발생되는 것을 방지하며, 식각방지막을 적용하여 후속 식각공정에서 페리영역의 하부 층간절연막을 보호하여 비트라인의 변형 및 파손을 방지하므로 소자의 전기적인 특성을 향상시키도록 하는 발명이다. 또한, 식각방지막을 적용하므로 후속 산화막 식각공정으로 인한 페리영역의 하부비트라인 상부면의 노출을 방지하여 커패시터의 상부전극과의 쇼트를 방지하는 장점을 지니고, 페리지역의 비트라인을 덮어줌으로 인한 후속 열공정에 의하여 비트라인이 줄어들거나 벤딩되는 문제를 해결한 발명이다.
Description
본 발명은 커패시터의 전하저장전극을 형성하는 방법에 관한 것으로서, 특히, 셀영역의 비트라인 사이의 공간을 제1산화막으로 보이드 없이 적층한 후 콘택을 형성하므로 커패시터 셀 간에 쇼트를 방지하고, 적층되는 제2산화막으로 열공정에서 크랙이 발생되는 것을 방지하며, 식각방지막을 적용하여 후속 식각공정에서 페리영역의 비트라인 변형 및 파손을 방지하도록 하는 커패시터의 전하저장전극 구조 및 그 형성방법에 관한 것이다.
일반적으로, 커패시터는 전하를 저장하고, 반도체소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체소자가 고집적화 되어짐에 따라 단위 셀(Cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(Capacitance)은 약간 씩 증가하는 것이 일반적인 경향 이다.
이와 같이, 반도체소자의 고집적화가 이루어짐에 따라 커패시터 역시 소형화될 것을 요구 되어지고 있으나 전하를 저장하는 데 한계에 부딪히게 되어 커패시터는 셀의 크기에 비하여 고집적화시킨 데 어려움이 표출되었다.
이러한 점을 감안하여 각 업체에서 커패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀으며, 커패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질(ε)을 사용하는 방법, 유전물질의 두께(t)를 낮추는 방법 및 커패시터의 표면적(A)을 늘리는 방법등이 있으며, 최근에는 커패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.
이때, 커패시턴스(C)를 계산하는 수식을 살펴 보면, C = (ε0×ε×A)/t 이라는 수식으로 표시되어지며, (여기서, C : 커패시터의 커패시턴스, ε: 유전체막의 유전상수, ε0: 8.854 × 10-14F/cm, t : 유전체막의 두께를 나타낸다 )
즉, 커패시터의 전하저장전극의 구조를 보면, 크게 전하를 저장하는 전극은 좁은 평면적 위에 여러층을 쌓아서 넓은 커패시터의 면적을 얻고자 하는 적층구조(Stacked Structure)와, 반도체기판에 일정한 깊이의 홈을 형성한 후에 그 부위에 커패시터를 형성하여 전하를 저장하도록 하는 홈 구조(Trench Structure)등으로 크게 대별되어지고 있다.
특히, 상기 적층구조(Stacked Structure)에는 핀 형상으로 형성된 핀(Fin)타입이 있으며, 홈구조(Trench Structure)에는 실린더와 같이 원통형상으로 형성되는 실린더 타입(Cylinder Type) 및 실린더 타입에 변형을 가미한 HSG(Hemispherical Silicon Grains)타입 및 왕관 형상을 하여 전하를 저장하도록 하는 크라운(Crown)타입등과 같은 변형 커패시터구조등으로 구성되어 커패시터의 충전용량을 증가시키는 노력이 이루어지고 있다.
상기한 구조중에서 크라운(Crown)타입의 커패시터는 전하를 저장하는 부위가 왕관과 같은 형상으로 상부로 돌출되어져서 형성되는 것으로서, 전하저장부위를 형성하는 데 상당한 식각기술이 필요한 전하저장구조이다.
도 1은 일반적인 크라운 타입 커패시터의 구성 단면을 보인 도면이다.
상기한 크라운 타입의 커패시터를 형성하는 공정을 살펴 보면, 반도체기판 (1)상에 비트라인(2)을 형성한 후에 비트라인(2)을 절연시키기 위한 층간절연막(3)을 적층한다.
그리고, 상기 층간절연막(3)을 마스킹 식각을 하여 콘택홀을 형성한 후 콘택홀에 매립되면서 상부로 적층되는 폴리실리콘층을 형성하도록 한다.
상기 폴리실리콘층(4)을 식각공정으로 상부로 노출되는 전하저장용 홈부를 갖는 전하저장전극(5)을 형성하게 된다.
그런데, 상기한 바와 같이. 크라운 타입 커패시터 구조 제조방법은 셀영역의 비트라인(Bit Line) 사이의 공간을 보이드 없이 채우는 방법과 후속 열공정에 의하여 제2산화막에 크랙이 발생되는 문제를 해결하여야 한다.
이 크랙현상은 CVD증착 산화막 물질의 고유 특성인 열 공정에 의하여 필림 스트레스(Film Stress)로 인하여 발생하게 되는 데, 도 2에 도시된 바와 같이, 산화막물질이 덮여 있는 면적이 좁은 셀영역(Cell Region)에는 발생하지 않고 제2산화막이 덮고 있는 넓은 페리지역(Periphery Region) 중에서 패턴이 형성된 지역에 주로 발생하며, 도 2에서 화살표로 표시된 방향으로 필림이 응축되면서 패턴의 모서리 부분을 시발점으로 하여 갈라지는 단점을 지니고 있었다. 이는 소자의 전기적인 특성을 저하시키는 요인이 되었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 셀영역의 비트라인 사이의 공간을 제1산화막을 보이드 없이 적층한 후 콘택을 형성하므로 커패시터 셀 간에 쇼트를 방지하고, 적층되는 제2산화막으로 열공정에서 크랙이 발생되는 것을 방지하며, 식각방지막을 적용하여 후속 식각공정에서 페리영역의 비트라인변형 및 파손을 방지하는 것이 목적이다.
도 1은 일반적인 크라운형 커패시터의 전하저장전극을 도시한 도면이고,
도 2는 종래의 크라운형 커패시터에서 셀영역과 페리영역 사이에 응력에 의하여 크랙이 발생된 상태를 도시한 도면이며,
도 3(a) 내지 도 3(k)는 본 발명에 따른 커패시터의 전하저장전극 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 비트라인
30 : 제1산화막 40 : 감광막
50 : 식각방지막 60 : 제2산화막
70 : 반사방지막 80 : 콘택홀
90 : 폴리실리콘층 100 : 제3산화막
A : 전하저장전극
이러한 목적은, 반도체기판 상에 비트라인을 형성한 후 셀영역의 비트라인 사이를 매립하는 제1산화막을 적층하는 단계와; 상기 단계 후에 셀영역의 제1산화막 상에 감광막을 적층하여 페리영역의 제1산화막을 블랭킷 식각하여 비트라인에 스페이서막을 형성하는 단계와; 상기 결과물 상에 식각방지막, 제2산화막 및 반사방지막을 순차적으로 적층하는 단계와; 상기 셀영역에 커패시터가 형성될 부위에 마스킹 식각으로 콘택홀을 형성하는 단계와; 상기 결과물 상에 폴리실리콘층을 적층한 후 콘택홀을 매립하도록 제3산화막을 적층하는 단계와; 상기 제3산화막을 전면 식각으로 셀영역의 가장 높은 부위의 폴리실리콘층이 노출되도록 식각하는 단계와; 상기 단계 후에 폴리실리콘층 및 반사방지막을 일정 두께 식각하여 셀을 격리시키는 단계와; 상기 단계 후에 셀영역의 폴리실리콘층 내부와 격리된 부분에 매립되어 있는 제2산화막 및 제3산화막을 제거하고, 식각방지막의 일부를 잔류시킨 상태로 전하저장전극을 형성하는 단계를 포함한 커패시터의 전하저장전극 구조 및 그 형성방법을 제공함으로써 달성된다.
그리고, 상기 제1산화막은 O3과 Si(OC2H5)4가스를 APCVD법으로 반응시켜 만든 O3-TEOS 산화막이거나, 또는, 3 중량% 이하의 인을 함유하는 PSG막이거나, 또는, SiH4/O2/Ar을 일정 비율로 혼합한 소오스가스(Source Gas)로 하여 HDP-CVD(High Density Plasma- Chemical Mechanical Polishing)방식으로 형성된 산화막이거나 BPSG막 등이다.
상기 페리영역의 제1산화막을 식각할 때, 플로라인계열의 가스를 사용하여 건식식각으로 제거하고, 상기 식각방지막은 750℃이상의 온도에서 LPCVD(Low Pressure Chemical Mechanical Polishing)법으로 SiH4와 N2O 가스를 반응시켜 형성되는 HTO(Hot Tempperature Oxide) 산화막이거나, 혹은, 800℃이상의 온도에서 LPCVD법으로 SiCl2H2와 N2O 가스를 반응시켜 형성되는 DCS-HTO 산화막이거나, 혹은, 650℃이상의 온도에서 LPCVD법으로 TEOS가스를 분해시켜 형성되는 LP-TEOS(Low Pressure - Tetra Ethyl Ortho Silicate) 산화막을 사용하도록 한다.
그리고, 상기 식각방지막은 500℃이상의 온도에서 PECVD법으로 TEOS 가스를 분해시켜 형성되는 PE-TEOS 필림이거나, 혹은, 650℃의 온도에서 LPCVD법으로 SiCl2H2와 N2O 가스를 반응시켜 형성한 질화막이다.
상기 제2산화막은 보론(Boron)과 포스포러스(Phosphorous)를 2중량% 이상 함유하는 BPSG막 이거나, 혹은, 하부에 적층된 식각방지막 보다 식각비율이 2배 이상 빠른 산화막을 사용하도록 한다.
그리고, 상기 제3산화막은 포스포러스가 3 중량% 이상인 PSG막이고, 상기 제3산화막은 하부에 적층된 제2산화막보다 식각비율이 1.5배이상인 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 3(a) 내지 도 3(k)는 본 발명에 따른 커패시터의 전하저장전극 형성방법을 순차적으로 보인 도면이다.
도 3(a) 및 도 3(b)는 반도체기판(10) 상에 비트라인(20)을 형성한 후 셀영역의 비트라인(20)사이를 매립하는 제1산화막(30)을 적층하는 싱태를 도시하고 있다.
상기 제1산화막(30)은 O3과 Si(OC2H5)4가스를 APCVD법으로 반응시켜 만든 O3-TEOS 산화막이거나, 혹은 3 중량% 이하의 인을 함유하는 PSG막이거나, 혹은, 상기 제1산화막(30)은 SiH4/O2/Ar을 소오스가스로 하여 HDP-CVD방식으로 형성된 산화막 이거나 BPSG막을 사용하도록 한다.
도 3(c)는 상기 단계 후에 셀영역의 제1산화막(30) 상에 감광막(40)을 적층하여 페리영역의 제1산화막(30)을 블랭킷 식각(Blancket Etch)하여 비트라인 (20)에 스페이서막(35)을 형성하는 상태를 도시하고 있다.
상기 페리영역의 제1산화막(30)을 식각할 때, 플로라인계열의 가스(C2F6, CF4)를 사용하여 건식식각(Dry Etch)으로 제거하도록 한다.
도 3(d) 및 도 3(e)는 상기 결과물 상에 식각방지막(50), 제2산화막 (60) 및 반사방지막(70)을 순차적으로 적층하는 상태를 도시하고 있다.
상기 식각방지막(50)은 750℃이상의 온도에서 LPCVD법으로 SiH4와 N2O 가스를 반응시켜 형성되는 HTO 산화막이거나, 혹은, 800℃이상의 온도에서 LPCVD법으로 SiCl2H2와 N2O 가스를 반응시켜 형성되는 DCS-HTO 산화막이거나. 혹은, 650℃이상의 온도에서 LPCVD법으로 TEOS 가스를 분해시켜 형성되는 LP-TEOS 필림을 사용한다.
또한, 상기 식각방지막(50)은 500℃이상의 온도에서 PECVD법으로 TEOS 가스를 분해시켜 형성되는 PE-TEOS 필림이거나, 또는, 상기 식각방지막(50)은 650℃의 온도에서 LPCVD법으로 SiCl2H2와 N2O 가스를 반응시켜 형성한 질화막을 사용한다.
상기 제2산화막(60)은 보론과 포스포러스를 2 중량% 이상 함유하는 BPSG막을 사용하고, 상기 제2산화막(60)은 하부에 적층된 식각방지막 (50)보다 식각비율이 2배 이상 빠른 산화막을 사용한다.
그리고, 도 3(f)는 상기 셀영역에서 커패시터가 형성될 부위에 마스킹 식각으로 콘택홀(80)을 형성하는 상태를 도시하고 있다.
그리고, 도 3(g) 및 도 3(h)는 상기 결과물 상에 폴리실리콘층(90)을 적층한 후 콘택홀(80)을 매립하도록 제3산화막(100)을 적층하는 상태를 도시하고 있다.
상기 제3산화막(100)은 포스포러스가 3 중량% 이상인 PSG막이고, 이 제3산화막(100)은 하부에 적층된 제2산화막(60)보다 식각비율이 1.5배이상인 산화막을 사용하도록 한다.
도 3(i)는 상기 제3산화막(100)을 전면 식각으로 셀영역의 가장 높은 부위의 폴리실리콘층(90)이 노출되도록 식각하는 상태를 도시하고 있다.
도 3(j)는 상기 단계 후에 폴리실리콘층(90) 및 반사방지막(70)을 일정 두께 식각하여 셀을 격리시키는 상태를 도시하고 있다.
도 3(k)는 상기 단계 후에 셀영역의 폴리실리콘층(90) 내부와 격리된 부분에 매립되어 있는 제2산화막(60) 및 제3산화막(100)을 제거하고, 식각방지막(50)의 일부를 잔류시킨 상태로 전하저장전극(A)을 형성하는 상태를 도시하고 있다.
상기 제2산화막(60) 및 제3산화막(100)을 제거하고, 식각방지막(50)의 일부를 잔류시킨 상태로 전하저장전극(A)을 형성할 때, D.I워터와 HF용액의 혼합비율을 100 : 1 이하로 하여 식각하도록 한다.
그리고, 상기 전하저장전극(A)을 형성한 후 잔류되는 식각방지막(50)의 두께는 80 ∼ 120Å인 것이 바람직하다.
상기한 바와 같이, 본 발명에 따른 전하저장전극 및 그 형성방법을 이용하게 되면, 셀영역의 비트라인 사이의 공간을 제1산화막을 보이드 없이 적층한 후 콘택을 형성하므로 커패시터 셀 간에 쇼트(Short)를 방지하고, 적층되는 제2산화막으로 열공정에서 크랙(Crack)이 발생되는 것을 방지하며, 식각방지막을 적용하여 후속 식각공정에서 페리영역의 하부 층간절연막을 보호하여 비트라인의 변형 및 파손을 방지하므로 소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
또한, 식각방지막을 적용하므로 후속 산화막 식각공정으로 인한 페리영역의 하부비트라인 상부면의 노출을 방지하여 커패시터의 상부전극과의 쇼트를 방지하는 장점을 지니고, 페리지역의 비트라인을 덮어줌으로 인한 후속 열공정에 의하여 비트라인이 줄어들거나 벤딩되는 문제를 해결하였다.
Claims (16)
- 반도체기판에 형성되는 커패시터의 크라운형 전하저장전극에 있어서,상기 전하저장전극의 폴리실리콘층 측면부에 제1산화막 및 식각방지막을 형성하는 것을 특징으로 하는 커패시터의 전하저장전극 구조.
- 반도체기판 상에 비트라인을 형성한 후 셀영역의 비트라인 사이를 매립하는 제1산화막을 적층하는 단계와;상기 단계 후에 셀영역의 제1산화막 상에 감광막을 적층하여 페리영역의 제1산화막을 식각하여 비트라인에 스페이서막을 형성하는 단계와;상기 결과물 상에 식각방지막, 제2산화막 및 반사방지막을 순차적으로 적층하는 단계와;상기 셀영역에 커패시터가 형성될 부위에 마스킹 식각으로 콘택홀을 형성하는 단계와;상기 결과물 상에 폴리실리콘층을 적층한 후 콘택홀을 매립하도록 제3산화막을 적층하는 단계와;상기 제3산화막을 전면 식각으로 셀영역의 가장 높은 부위의 폴리실리콘층이 노출되도록 식각하는 단계와;상기 단계 후에 폴리실리콘층 및 반사방지막을 일정 두께 식각하여 셀을 격리시키는 단계와;상기 단계 후에 셀영역의 폴리실리콘층 내부와 격리된 부분에 매립되어 있는 제2산화막 및 제3산화막을 제거하고, 식각방지막의 일부를 잔류시킨 상태로 전하저장전극을 형성하는 단계를 포함한 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 제1산화막은 O3과 Si(OC2H5)4가스를 APCVD법으로 반응시켜 만든 O3-TEOS 산화막인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 제1산화막은 3 중량% 이하의 인을 함유하는 PSG막인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 제1산화막은 SiH4/O2/Ar을 소오스가스로 하여 HDP-CVD방식으로 형성된 산화막, 또는, BPSG산화막인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 페리영역의 제1산화막을 식각할 때, 플로라인계열의 가스를 사용하여 건식식각으로 제거하는 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 식각방지막은 750℃이상의 온도에서 LPCVD법으로 SiH4와 N2O 가스를 반응시켜 형성되는 HTO 산화막인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 식각방지막은 800℃이상의 온도에서 LPCVD법으로 SiCl2H2와 N2O 가스를 반응시켜 형성되는 DCS-HTO 산화막인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 식각방지막은 650℃이상의 온도에서 LPCVD법으로 TEOS 가스를 분해시켜 형성되는 LP-TEOS 필림인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 식각방지막은 500℃이상의 온도에서 PECVD법으로 TEOS 가스를 분해시켜 형성되는 PE-TEOS 필림인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 식각방지막은 650℃의 온도에서 LPCVD법으로 SiCl2H2와 N2O 가스를 반응시켜 형성한 질화막인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 제2산화막은 보론과 포스포러스를 2 중량% 이상 함유하는 BPSG막인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 12 항에 있어서, 상기 제2산화막은 하부에 적층된 식각방지막 보다 식각비율이 2배 이상 빠른 산화막인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 제3산화막은 포스포러스가 3 중량% 이상인 PSG막인 것을 특징으로 하는 커패시터 전하저장전극 형성방법.
- 제 14 항에 있어서, 상기 제3산화막은 하부에 적층된 제2산화막 보다 식각비율이 1.5배이상인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
- 제 2 항에 있어서, 상기 제2산화막 및 제3산화막을 제거하고, 식각방지막의 일부를 잔류시킨 상태로 전하저장전극을 형성할 때, D.I워터와 HF용액의 혼합비율을 100 : 1 이하로 하여 식각하는 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
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| KR1019990025513A KR20010004794A (ko) | 1999-06-29 | 1999-06-29 | 커패시터의 전하저장전극 구조및 그 형성방법 |
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| KR (1) | KR20010004794A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100668835B1 (ko) * | 2004-12-29 | 2007-01-16 | 주식회사 하이닉스반도체 | 캐패시터 제조방법 |
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- 1999-06-29 KR KR1019990025513A patent/KR20010004794A/ko not_active Application Discontinuation
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