KR20010004260A - A improved method for forming trench isolation layer - Google Patents

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Abstract

PURPOSE: A forming method is to prevent from generating of a void on a field oxide layer and occurring of a recess of the field oxide layer and a damage of an active region by a chemical mechanical polishing. CONSTITUTION: A forming method comprises the steps of: forming a mask oxide layer on a semiconductor substrate(20); forming an oxynitride layer on the mask oxide layer; patterning the oxynitride layer and the mask oxide layer; etching the exposed substrate to form a trench; forming a buffer oxide layer(23) on the exposed substrate; forming an undoped polysilicon layer on the former layer; etching back the undoped polysilicon layer and the oxynitride layer; and oxidizing at least a part of the undoped polysilicon layer, the method further comprising the step of wet removing the mask oxide layer after etching back process.

Description

개선된 트렌치 소자분리막 형성방법{A improved method for forming trench isolation layer}A improved method for forming trench isolation layer

본 발명은 반도체 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리막 형성 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a device isolation film forming process for electrical isolation between devices, and more particularly, to a method of forming a trench type device isolation film.

트렌치 소자분리(shallow trench isolation) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.The trench trench isolation process has problems such as instability of the process such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and problems such as the reduction of the active area due to the bird's beak. It is emerging as a device separation process that can fundamentally solve the problem, and it is promising to apply to the ultra-high density semiconductor device manufacturing process of 1G DRAM level or higher.

첨부된 도면 도 1은 종래의 트렌치 소자분리 공정에 따라 산화물로 트렌치 매립을 이룬 단면을 도시한 것으로, 이하 이를 참조하여 종래의 트렌치 소자분리 공정을 설명한다.1 is a cross-sectional view of a trench filled with an oxide according to a conventional trench device isolation process. Hereinafter, a conventional trench device isolation process will be described.

우선, 실리콘 기판(10) 상에 패드 산화막(11) 및 질화막(12)으로 트렌치 마스크를 형성한 다음, 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성하고, 트렌치 식각에 의한 실리콘 표면의 식각 손상을 제거하기 위하여 트렌치 측벽 희생산화 공정 및 희생산화막 습식 제거 공정을 실시한다. 이때, 이러한 트렌치 측벽 희생산화 공정에도 실리콘 표면의 식각 손상이 제대로 제거되지 않는 경우가 종종 발생하며, 이와 같은 경우 반도체 소자의 래치-업 특성을 열화시킬 우려가 있다.First, a trench mask is formed of the pad oxide film 11 and the nitride film 12 on the silicon substrate 10, and then a trench is formed by dry etching the exposed silicon substrate 10, and the silicon surface of the silicon surface by the trench etching is formed. In order to remove the etching damage, the trench sidewall sacrificial oxidation process and the sacrificial oxide film wet removal process are performed. At this time, even in such a trench sidewall sacrificial oxidation process, the etching damage of the silicon surface is often not properly removed, and in such a case, there is a concern that the latch-up characteristic of the semiconductor device may be deteriorated.

이어서, 접합누설 전류 특성을 악화시키는 트렌치 측벽의 댕글링 본드(dangling bond)를 없애기 위하여 트렌치 측벽 재산화 공정을 실시하고, 전체구조 상부에 고밀도 플라즈마 산화막(HDP oxide)(13)을 증착하여 트렌치를 매립한다. 이때, 고밀도 플라즈마 산화막(13) 증착시 유발된 오버행(overhang)에 의해 도면에 도시된 바와 같이 트렌치 내에 보이드(14)가 발생한다. 이러한 보이드(14)는 누설전류를 유발하여 반도체 소자의 전기적 특성을 크게 열화시키게 된다.Next, a trench sidewall reoxidation process is performed to remove dangling bonds in the trench sidewalls that degrade the junction leakage current characteristics, and a trench is formed by depositing a high density plasma oxide film (HDP oxide) 13 over the entire structure. Landfill At this time, the voids 14 are generated in the trench as shown in the figure due to the overhang caused during the deposition of the high density plasma oxide film 13. The voids 14 cause leakage current, which greatly degrades the electrical characteristics of the semiconductor device.

이후, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 산화막(13)을 평탄화시키고, 질화막(12) 및 패드 산화막(11)을 제거하는데, CMP 공정은 기본적으로 디싱(dishing) 현상을 유발하게 되므로 디싱에 의한 활성 영역의 손상 또는 소자분리막의 리세스가 우려된다.Subsequently, a chemical mechanical polishing (CMP) process is performed to planarize the oxide film 13, and the nitride film 12 and the pad oxide film 11 are removed. The CMP process basically removes dishing. This may cause damage to the active region or recess of the device isolation layer due to dishing.

본 발명은 필드 산화막 내의 보이드 발생을 방지하고, CMP에 의한 활성 영역의 손상 및 필드 산화막의 리세스 현상을 방지할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a trench type isolation film for a semiconductor device capable of preventing voids in a field oxide film, preventing damage to an active region due to CMP, and a recess phenomenon of a field oxide film.

도 1은 종래기술에 따라 형성된 트렌치 소자분리막의 단면도.1 is a cross-sectional view of a trench isolation film formed in accordance with the prior art.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 트렌치 소자분리 공정도.2a to 2e is a trench isolation process diagram according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따라 형성된 트렌치형 소자분리막의 단면도.3 is a cross-sectional view of a trench type isolation film formed in accordance with another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 실리콘 기판 21 : 마스크 산화막20 silicon substrate 21 mask oxide film

22 : 반사방지용 산화질화막 23 : 버퍼 산화막22: antireflection oxynitride film 23: buffer oxide film

24 : 폴리마이드24: polyamide

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 트렌치형 소자분리막 형성방법은, 반도체 기판 상에 트렌치를 형성하는 제1 단계; 상기 트렌치 내에 비도핑 폴리실리콘막을 매립하는 제2 단계; 및 상기 비도핑 폴리실리콘막의 적어도 일부를 산화시키는 제3 단계를 포함하여 이루어진다.According to another aspect of the present invention, a method of forming a trench type isolation layer for a semiconductor device includes: forming a trench on a semiconductor substrate; A second step of embedding an undoped polysilicon film in the trench; And a third step of oxidizing at least a portion of the undoped polysilicon film.

또한, 본 발명은, 반도체 기판 상에 트렌치를 형성하는 제1 단계; 상기 트렌치 내벽에 버퍼 산화막을 형성하는 제2 단계; 상기 버퍼 산화막을 이방성 식각하여 상기 트렌치 측벽에 버퍼 산화막 스페이서를 형성하는 제3 단계; 상기 트렌치 내에 비도핑 폴리실리콘막을 매립하는 제4 단계; 및 상기 비도핑 폴리실리콘막의 일부를 산화시키는 제5 단계를 포함하여 이루어진다.In addition, the present invention includes a first step of forming a trench on a semiconductor substrate; Forming a buffer oxide layer on the inner wall of the trench; Anisotropically etching the buffer oxide layer to form a buffer oxide spacer on the sidewalls of the trench; Filling a undoped polysilicon film in the trench; And a fifth step of oxidizing a portion of the undoped polysilicon film.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 트렌치 소자분리 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2E illustrate a trench isolation process according to an embodiment of the present invention, which will be described below with reference to the drawings.

본 실시예에 따른 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 마스크 산화막(Mask Oxide)(21) 및 반사방지용 산화질화막(ARC Oxynitride)(22)을 각각 400Å 및 600Å 두께로 증착하고, 소자분리 영역의 반사방지용 산화질화막(22) 및 마스크 산화막(21)을 선택 식각하여 패터닝하고, 노출된 실리콘 기판(20)을 식각하여 트렌치를 형성한다. 이때, 반사방지용 산화질화막(22) 및 마스크 산화막(21) 식각시 CF계 가스/CHF계 가스의 유량비를 0.1∼2.0:1, 챔버 압력을 200∼400mT, RF 파워를 1200∼1600W 정도로 유지하여 반사방지용 산화질화막(22) 및 마스크 산화막(21)의 프로파일(Profile)을 약간 경사(Slope)지게 형성하며, 트렌치 식각시에는 Cl2/SF6/N2가스를 사용하되, 50mT 이하의 챔버 압력 및 250∼400W의 RF 파워 및 20sccm/5∼10sccm의 Cl2/SF6의 유량비 조건을 적용한다. 한편, 트렌치 식각시에 발생한 실리콘 기판(20)의 식각 손상을 제거하기 위하여 NF6, CF4, XeF 등과 같은 불소 함유 가스와 O2가스를 플라즈마 소오스(Plasma Surface)로 사용하여 등방성 식각장비(Isotropic Etcher)에서 약 500Å 타겟으로 건식 식각을 실시하는데, 이때 불소 함유 가스/O2가스의 유량비는 1:6.0∼9.0, RF 파워는 100∼250W, 챔버 압력은 800∼1200mT를 유지한다.In the process according to the present embodiment, first, as shown in FIG. 2A, a mask oxide film 21 and an anti-reflective oxynitride film 22 on the silicon substrate 20 are 400 Å and 600 Å thick, respectively. After the deposition, the anti-reflection oxynitride film 22 and the mask oxide film 21 of the device isolation region are selectively etched and patterned, and the exposed silicon substrate 20 is etched to form a trench. At this time, when the anti-reflection oxynitride film 22 and the mask oxide film 21 are etched, the flow rate ratio of the CF gas / CHF gas is 0.1 to 2.0: 1, the chamber pressure is 200 to 400 mT, and the RF power is maintained at about 1200 to 1600W. The profile of the prevention oxynitride film 22 and the mask oxide film 21 is formed to be slightly inclined. For trench etching, Cl 2 / SF 6 / N 2 gas is used, but the chamber pressure of 50 mT or less and RF power of 250-400 W and flow rate ratio of Cl 2 / SF 6 of 20 sccm / 5-10 sccm apply. On the other hand, NF 6 to remove etch damage to the silicon substrate 20 occurs during the trench etching, CF 4, by using the fluorine-containing gas and O 2 gas, such as XeF a plasma source (Plasma Surface) isotropic etching equipment (Isotropic Etcher) dry etching is carried out with a target of about 500 kPa, in which the flow rate ratio of fluorine-containing gas / O 2 gas is 1: 6.0 to 9.0, RF power is 100 to 250W, and chamber pressure is 800 to 1200mT.

다음으로, 도 2b에 도시된 바와 같이 건식 산화법을 사용하여 버퍼 산화막(Buffer Oxide)(23)을 500∼1000Å 두께로 증착하고, 전체구조 상부에 폴리실리콘막(비도핑 상태)(24)를 5000Å 두께로 증착한다. 여기서, 버퍼 산화막(23)은 트렌치 부분의 실리콘 기판(20)의 표면 댕글링 본드를 제거하기 위한 것이다.,Next, as shown in FIG. 2B, a buffer oxide film 23 is deposited to a thickness of 500 to 1000 GPa using a dry oxidation method, and a polysilicon film (non-doped state) 24 is deposited to 5000 kPa on the entire structure. Deposit to thickness. Here, the buffer oxide film 23 is for removing the surface dangling bonds of the silicon substrate 20 in the trench portion.

이어서, 도 2c에 도시된 바와 같이 폴리실리콘막(24) 및 반사방지 산화질화막(22)을 에치백 또는 CMP를 통해 트렌치 내부에만 폴리실리콘막(24)이 매립되도록 한다. 에치백을 적용하는 경우, Cl2(60∼100sccm)/N2(8∼15sccm)/O2(8-15sccm) 혼합가스를 플라즈마 소오스로 사용하며, 반응성 이온 식각(RIE) 방식의 챔버에서는 챔버압력 200∼300mTorr, RF 파워 250∼350W, 유도결합성 플라즈마(ICP) 방식의 챔버에서는 챔버압력 7∼20mTorr, 소오스/바이어스 파워 300∼400W/70∼100W의 조건을 적용하며, CMP를 진행하는 경우, 연마 테이블의 회전 속도는 18∼20rpm, 연마제인 실리카(silica) 사이즈는 700∼1000Å, 슬러리 용액인 KOH는 pH 10.5∼12, 비스코시티(viscosity) 25 미만, 농도 25∼30wt% 정도로 유지한다.Subsequently, as shown in FIG. 2C, the polysilicon layer 24 and the antireflective oxynitride layer 22 are etched back or CMP so that the polysilicon layer 24 is embedded only in the trench. In case of the etch back, Cl 2 (60-100 sccm) / N 2 (8-15 sccm) / O 2 (8-15 sccm) mixed gas is used as the plasma source, and in the chamber of reactive ion etching (RIE) method, the chamber Chamber pressure of 200 to 300 mTorr, RF power 250 to 350 W, inductively coupled plasma (ICP) chamber conditions of 7 to 20 mTorr and source / bias power 300 to 400 W / 70 to 100 W are applied. The rotating speed of the polishing table is 18 to 20 rpm, the silica size of the abrasive is 700 to 1000 Pa, and the slurry solution KOH is maintained at a pH of 10.5 to 12, less than viscosity 25, and a concentration of 25 to 30 wt%.

계속하여, 도 2d에 도시된 바와 같이 폴리실리콘막(24)을 980℃ 온도에서 습식 산화하여 열산화막(25)를 형성한다. 이때, 폴리실리콘막(24)이 어느 정도 잔류하게 되는데, 도면에 표시된 바와 같이 4000Å 정도의 열산화막(25)만 확보되면 그 하부의 폴리실리콘막(24)이 잔류하든 잔류하지 않든 문제가 되지 않으며, 공정 마진이라 생각하면 될 것이다.Subsequently, as shown in FIG. 2D, the polysilicon film 24 is wet oxidized at a temperature of 980 ° C. to form a thermal oxide film 25. At this time, the polysilicon film 24 remains to some extent, and as shown in the drawing, if only the thermal oxide film 25 of about 4000 kV is secured, it does not matter whether the polysilicon film 24 below or remaining does not remain. In other words, it is a fair margin.

다음으로, 도 2e에 도시된 바와 같이 마스크 산화막(21)을 BOE(buffered oxide etchant) 또는 HF 용액을 사용하여 제거하고, 희생 산화 공정 및 그 제거 공정을 2차례 정도 실시하여 활성 영역과 열산화막(25) 상의 레지듀(residue)를 제거하고 모폴로지(mopology)를 개선한다.Next, as shown in FIG. 2E, the mask oxide film 21 is removed using a buffered oxide etchant (BOE) or an HF solution, and the sacrificial oxidation process and the removal process are performed about twice. 25) remove the residue on the phase and improve the morphology.

전술한 일 실시예에 따른 공정을 통해 트렌치형 소자분리막을 형성할 경우, 폴리실리콘의 우수한 갭-필링 특성으로 인하여 소자분리막 내의 보이드를 방지할 수 있으며, 폴리실리콘의 평탄화에 에치백 공정을 적용할 수 있어 소자분리막의 리세스 현상을 방지할 수 있다.When forming the trench type isolation layer through the process according to the above-described embodiment, it is possible to prevent voids in the isolation layer due to the excellent gap-filling characteristics of polysilicon, and to apply the etchback process to planarization of the polysilicon. This can prevent the recess phenomenon of the device isolation film.

첨부된 도면 도 3은 본 발명의 다른 실시예에 따라 형성된 트렌치형 소자분리막의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.3 is a cross-sectional view of a trench type isolation layer formed according to another exemplary embodiment of the present invention, which will be described below with reference to the accompanying drawings.

본 실시예에 따른 공정은, 우선 상기 일 실시예와 같은 공정을 진행하여 버퍼 산화막을 형성하되, 일 실시예보다 두껍게(1000∼1500Å) 형성하고, 전면 건식 식각을 실시하여 트렌치 바텀 부분을 오픈시키고 트렌치 측벽에 버퍼 산화막 스페이서(31)가 형성되도록 한다. 단, 트렌치 식각시 필드 스탑 이온주입 영역까지 트렌치가 형성되도록 한다.In the process according to the present embodiment, first, the same process as in the above embodiment is performed to form a buffer oxide film, which is thicker than in one embodiment (1000 to 1500 kPa), and the entire dry etching is performed to open the trench bottom portion. A buffer oxide spacer 31 is formed on the trench sidewalls. However, the trench may be formed to the field stop ion implantation region during the trench etching.

다음으로, 폴리실리콘막(비도핑 상태)(32)을 전체구조 상부에 5000Å 정도 증착하고, 상기한 일 실시예와 같은 리세싱 공정을 실시하고, 트렌치 내에 매립된 폴리실리콘막(32)를 산화시켜 열산화막(33)을 형성한다. 이때, 폴리실리콘막(32)이 기존의 필드 스탑 이온주입 영역에 잔류하도록 한다.Next, a polysilicon film (non-doped state) 32 is deposited on the entire structure about 5000 kPa, subjected to a recessing process as in the above-described embodiment, and the polysilicon film 32 embedded in the trench is oxidized. To form a thermal oxide film 33. At this time, the polysilicon film 32 remains in the existing field stop ion implantation region.

전술한 일 실시예에 따른 공정을 통해 트렌치형 소자분리막을 형성할 경우, 폴리실리콘막의 우수한 갭-필링 특성으로 인하여 소자분리막 내의 보이드를 방지할 수 있으며, 폴리실리콘의 평탄화에 에치백 공정을 적용할 수 있어 CMP에 의한 활성 영역의 손상 및 소자분리막의 리세스 현상을 방지할 수 있다. 더불어, 높은 저항값을 가지는 비도핑 폴리실리콘막이 기존의 필드 스탑 이온주입 영역에 형성되므로 활성영역(특히 NMOS)간 접합 턴-온 현상을 방지할 수 있기 때문에 필드 스탑 이온주입 공정을 생략할 수 있게 된다. 이때, 트렌치 깊이가 다소 깊어지게 되나 폴리실리콘막의 갭-필링 특성이 우수하기 때문에 문제되지 않는다.When the trench type isolation layer is formed through the process according to the above-described embodiment, voids in the isolation layer may be prevented due to the excellent gap-filling characteristics of the polysilicon layer, and an etchback process may be applied to the planarization of the polysilicon layer. It is possible to prevent damage to the active region by the CMP and the recess phenomenon of the isolation layer. In addition, since the undoped polysilicon film having a high resistance value is formed in the existing field stop ion implantation region, the junction turn-on phenomenon between the active regions (particularly NMOS) can be prevented, so that the field stop ion implantation process can be omitted. do. At this time, the trench depth is slightly deeper, but it is not a problem because the gap-filling property of the polysilicon film is excellent.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 마스크 산화막과 함께 반사방지 산화질화막을 함께 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 마스크 산화막 단일층을 사용하는 경우에도 적용될 수 있다.For example, in the above-described embodiment, the case where the anti-reflection oxynitride film is used together with the mask oxide film is described as an example, but the present invention can be applied to the case of using the mask oxide film single layer.

전술한 본 발명은 갭-필링 특성이 우수한 폴리실리콘을 트렌치 매립 물질로 사용함으로써 소자분리막 내의 보이드 발생을 방지할 수 있으며, 트렌치 매립 절연물인 폴리실리콘의 평탄화를 위해 높은 비용이 발생하는 CMP를 적용하지 않고 일반적인 건식 식각 장비에서 이를 수행할 수 있어 소자의 생산단가를 낮출 수 있다. 또한, 본 발명은 폴리실리콘의 평탄화를 위하여 에치백 공정을 수행하므로 CMP에 의해 유발되는 활성 영역의 손상 및 소자분리막의 리세스 현상을 방지할 수 있다.According to the present invention, polysilicon having excellent gap-filling properties can be used as a trench filling material to prevent voids in the device isolation layer, and a high cost CMP is not applied to planarize polysilicon which is a trench filling insulation. This can be done in general dry etching equipment, thereby lowering the production cost of the device. In addition, since the etch back process is performed to planarize the polysilicon, the present invention can prevent damage to the active region caused by CMP and recess of the device isolation layer.

Claims (10)

반도체 기판 상에 트렌치를 형성하는 제1 단계;Forming a trench on the semiconductor substrate; 상기 트렌치 내에 비도핑 폴리실리콘막을 매립하는 제2 단계; 및A second step of embedding an undoped polysilicon film in the trench; And 상기 비도핑 폴리실리콘막의 적어도 일부를 산화시키는 제3 단계A third step of oxidizing at least a portion of the undoped polysilicon film 를 포함하여 이루어진 반도체 소자의 트렌치형 소자분리막 형성방법.Trench type device isolation film forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 단계가,The first step, 상기 반도체 기판 상에 마스크 산화막을 형성하는 제4 단계;Forming a mask oxide film on the semiconductor substrate; 상기 마스크 산화막 상에 반사방지용 산화질화막을 형성하는 제5 단계;A fifth step of forming an anti-reflection oxynitride film on the mask oxide film; 상기 산화질화막 및 상기 마스크 산화막을 패터닝하는 제6 단계;A sixth step of patterning the oxynitride film and the mask oxide film; 상기 제6 단계 수행 후 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 제7 단계; 및A seventh step of forming a trench by etching the exposed semiconductor substrate after performing the sixth step; And 상기 제7 단계 수행 후 노출된 상기 반도체 기판 표면에 버퍼 산화막을 형성하는 제8 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.And forming an buffer oxide layer on the exposed surface of the semiconductor substrate after performing the seventh step. 제2항에 있어서,The method of claim 2, 상기 제2 단계가,The second step, 상기 제8 단계를 마친 전체구조 상부에 상기 비도핑 폴리실리콘막을 형성하는 제9 단계와,A ninth step of forming the undoped polysilicon film on the entire structure after the eighth step; 상기 비도핑 폴리실리콘막 및 상기 산화질화막을 에치백하는 제10 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.And a tenth step of etching back the undoped polysilicon film and the oxynitride film. 제3항에 있어서,The method of claim 3, 상기 제3 단계 수행 후,After performing the third step, 상기 마스크 산화막을 습식 제거하는 제10 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.And a tenth step of wet removing the mask oxide layer. 제2항에 있어서,The method of claim 2, 상기 제6 단계에서,In the sixth step, CF계 가스/CHF계 가스의 유량비를 0.1∼2.0:1, 챔버 압력을 200∼400mT, RF 파워를 1200∼1600W로 설정하여 건식 식각을 수행함으로써 상기 반사방지용 산화질화막 및 상기 마스크 산화막의 측벽이 경사진 프로파일을 가지도록 하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.By performing dry etching with a flow rate ratio of CF gas to CHF gas of 0.1 to 2.0: 1, chamber pressure of 200 to 400 mT, and RF power of 1200 to 1600 W, sidewalls of the antireflection oxynitride film and the mask oxide film are reduced. A method of forming a trench type isolation layer for semiconductor devices, characterized by having a photo profile. 제2항에 있어서,The method of claim 2, 상기 제7 단계가,The seventh step, Cl2/SF6/N2혼합가스를 사용하되, 50mT 이하의 챔버 압력, 250∼400W의 RF 파워 및 20sccm/5∼10sccm의 Cl2/SF6의 유량비 조건을 적용하여 트렌치 식각을 실시하는 제9 단계와,Trench etching is performed using Cl 2 / SF 6 / N 2 mixed gas, applying a chamber pressure of 50 mT or less, RF power of 250 to 400 W, and a flow rate ratio of Cl 2 / SF 6 of 20 sccm / 5 to 10 sccm. With 9 steps, 상기 제9 단계에서 발생한 상기 반도체 기판의 식각 손상을 제거하기 위하여 불소 함유 가스와 O2가스를 사용하여 등방성 식각을 실시하되, 상기 불소 함유 가스/O2가스의 유량비가 1:6.0∼9.0, RF 파워가 100∼250W, 챔버 압력이 800∼1200mT인 조건으로 실시하는 제10 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.In order to remove the etch damage of the semiconductor substrate generated in the ninth step, isotropic etching is performed using fluorine-containing gas and O 2 gas, and the flow rate ratio of the fluorine-containing gas / O 2 gas is 1: 6.0 to 9.0, RF A method for forming a trench type isolation film for a semiconductor device, comprising the tenth step of performing power under a condition of 100 to 250 W and a chamber pressure of 800 to 1200 mT. 제2항에 있어서,The method of claim 2, 상기 버퍼 산화막이,The buffer oxide film, 건식 산화법을 사용하여 500∼1000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.A method of forming a trench type isolation film for semiconductor devices, characterized in that it is formed using a dry oxidation method to a thickness of 500 to 1000 GPa. 제3항에 있어서,The method of claim 3, 상기 제10 단계가,The tenth step, Cl2(60∼100sccm)/N2(8∼15sccm)/O2(8-15sccm) 혼합가스를 플라즈마 소오스로 사용하며, 챔버압력 200∼300mTorr, RF 파워 250∼350W의 조건을 적용한 반응성 이온 식각(RIE) 방식의 챔버에서 수행되는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.Reactive ion etching using a mixture of Cl 2 (60-100 sccm) / N 2 (8-15 sccm) / O 2 (8-15 sccm) gas as a plasma source and a chamber pressure of 200-300 mTorr and RF power of 250-350 W A trench type isolation layer forming method for a semiconductor device, characterized in that performed in a chamber (RIE) method. 반도체 기판 상에 트렌치를 형성하는 제1 단계;Forming a trench on the semiconductor substrate; 상기 트렌치 내벽에 버퍼 산화막을 형성하는 제2 단계;Forming a buffer oxide layer on the inner wall of the trench; 상기 버퍼 산화막을 이방성 식각하여 상기 트렌치 측벽에 버퍼 산화막 스페이서를 형성하는 제3 단계;Anisotropically etching the buffer oxide layer to form a buffer oxide spacer on the sidewalls of the trench; 상기 트렌치 내에 비도핑 폴리실리콘막을 매립하는 제4 단계; 및Filling a undoped polysilicon film in the trench; And 상기 비도핑 폴리실리콘막의 일부를 산화시키는 제5 단계A fifth step of oxidizing a portion of the undoped polysilicon film 를 포함하여 이루어진 반도체 소자의 트렌치형 소자분리막 형성방법.Trench type device isolation film forming method of a semiconductor device comprising a. 제8항에 있어서,The method of claim 8, 상기 버퍼 산화막이 1000∼1500Å 두께인 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The method of forming a trench type isolation layer for a semiconductor device, characterized in that the buffer oxide film is 1000-1500 Å thick.
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KR100458120B1 (en) * 2001-12-07 2004-11-20 동부전자 주식회사 Method for isolating a shallow trench
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