KR20010003991A - packet command driving type memory device with improved I/O structure - Google Patents

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Abstract

PURPOSE: A memory device for driving a packet command is provided which has an improved input/output structure which improves the driving capability of an output stage and at the same time assures the stability to ESD(Electrostatic Discharge). CONSTITUTION: The device improves the driving capability of an output stage as driving a current by the conventional method. The memory device has an input/output structure which is connected to the GND and an output pad(60), and where a plurality of driving transistors(41-4n) driven according to a data signal are connected in parallel. The memory device comprises a control circuit to control the rest of the driving transistors except the driving transistor in the first front stage among the plurality of the driving transistors by inputting a plurality of current control signals. The control circuit comprises a plurality of control units(51-5n-1). Each control unit is connected to two adjacent driving transistors, and comprises: a transfer unit(5a) to transfer the data signal to a gate of the driving transistor according to the corresponding current control signal; an inversion unit(5b) to invert the corresponding current control signal; and a blocking unit(5c) being connected between the GND and the gate of the driving transistor to prevent the data signal from being transferred to the gate of the driving transistor according to an output signal of the inversion unit.

Description

개선된 입출력구조를 갖는 패킷 명령어 구동형 메모리소자{packet command driving type memory device with improved I/O structure}Packet command driving type memory device with improved I / O structure

본 발명은 패킷 명령어 (packet cammand) 구동형 메모리에 관한 것으로, 특히 구동능력을 향상시킨 개선된 입출력구조를 갖는 메모리소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a packet instruction driven memory, and more particularly to a memory device having an improved input / output structure with improved driving capability.

다이나믹램(Dynamic RAM)은 시스템의 요구에 따라 그 집적도 외에도 초고속화가 가장 빠르게 진행되고 있는 대표적인 반도체 메모리이다. 특히 궁극적으로 시스템의 클럭에 동기하여 동작하기 위해 클럭 동기형 메모리가 현재 대부분의 다이나믹램을 구성하고 있음은 잘 알려진 사실이다.Dynamic RAM is a typical semiconductor memory that is rapidly progressing as well as its density according to the system requirements. In particular, it is well known that clock-synchronous memory currently constitutes most of the dynamic RAM in order to ultimately operate in synchronization with the system clock.

이중에서도 특히 패킷 명령어 구동형 메모리 형태의 새로운 디바이스가 미국 램버스사에 의해 제안되었는데, 이를 램버스디램이라는 이름으로 통용되고 있다. 본 발명은 이 램버스디램을 예로 들어 그 발명의 본질이 이루어짐을 미리 밝혀둔다.Among them, a new device, especially in the form of packet instruction-driven memory, has been proposed by Rambus, Inc., which is commonly referred to as Rambus DRAM. The present invention takes this Rambus DRAM as an example and reveals in advance that the nature of the invention is achieved.

상기 램버스디램은 현재가지는 고속버스시스템의 시방을 가장 크게 만족시키는 메모리로서, 초기에 250 내지 300MHz의 외부클럭의 상승과 하강의 양 에지에 동기함으로써 500 내지 600Mbps의 전송속도로 데이터의 입출력이 가능하도록 설계된 메모리이다.The Rambus DRAM is the memory that satisfies the current specification of the high-speed bus system. Initially, the RAM bus DRAM synchronizes with both the rising and falling edges of the external clock of 250 to 300 MHz to enable input and output of data at a transmission speed of 500 to 600 Mbps. It is a designed memory.

여기서 그 사양(spec)에 따르면 8비트의 버스로 600M비트/초의 전송속도를 목표로 그 개발이 이루어지고 있어 시스템의 속도요구를 크게 만족시킬 수 있는 환경을 제공할 수 있게 된다.Here, according to the spec, the development is aimed at a transmission speed of 600 Mbits / sec with an 8-bit bus, thereby providing an environment that can greatly satisfy the system's speed requirements.

종래의 패킷명령어 구동형 메모리소자의 입출력구조는 도 1에 도시된 바와같이 오픈-드레인 드라이버(open-drain driver)로 구성된다. 도 1에 도시된 바와같이 종래의 입출력구조는 직렬연결된 2개의 트랜지스터를 출력패드(30)에 다수 개 병렬연결한 구조를 갖는다.The input / output structure of the conventional packet command driving type memory device is composed of an open-drain driver as shown in FIG. As shown in FIG. 1, the conventional input / output structure has a structure in which two transistors connected in series are connected in parallel to the output pad 30.

오픈 드레인 구조를 갖는 출력 드라이버를 직렬연결된 2개의 트랜지스터로 구성하는 것은 공정편차(process variation)에 따른 출력전압의 로우레벨(VOL)의 변화를 안정적으로 가져가기 위해서이다.The output driver having an open-drain structure is composed of two transistors connected in series to stably change the low level (V OL ) of the output voltage according to a process variation.

이때, 패드(30)에 연결된 NMOS 트랜지스터(11-1n)는 데이터에 대한 정보를 표시하기 위한 트랜지스터이고, 접지에 연결된 NMOS 트랜지스터(21-2n)는 전류를 콘트롤하여 출력전압의 로우레벨을 조정하는 트랜지스터로서 낮은 문턱전압(Low Vth)를 갖는 NMOS 트랜지스터로 구성된다.At this time, the NMOS transistors 11-1n connected to the pads 30 are transistors for displaying information on data, and the NMOS transistors 21-2n connected to the ground adjust the low level of the output voltage by controlling current. The transistor is composed of an NMOS transistor having a low threshold voltage (Low Vth).

또한, 종래의 입출력구조는 출력패드(30)는 칩의 패드에 직접 연결되는 것으로서, ESD(electrostatic discharge)를 고려하여 설계되는데, ESD 에 대한 안정성을 확보하기 위해서는 접지로부터 출력패드(30)까지의 길이를 어느정도는 확보해 주어야 한다.In addition, in the conventional input / output structure, the output pad 30 is directly connected to the pad of the chip, and is designed in consideration of electrostatic discharge (ESD). Some length must be secured.

예를 들어, 출력패드와 접지간의 정상적인 길이(normal length)가 0.4μm 인 경우, 구동 트랜지스터(11-1n)는 적어도 0.8μm이상의 길이를 갖어야 하며, 2개의 트랜지스터가 직렬연결되는 경우에는 1.6μm의 길이를 갖게 된다.For example, when the normal length between the output pad and ground is 0.4 μm, the driving transistor 11-1 n should have a length of at least 0.8 μm, and 1.6 μm when two transistors are connected in series. Will have a length of.

그러나, 상기한 바와같은 구성을 갖는 종래의 메모리소자의 입출력구조는 출력패드(30)의 입장에서 2개의 직렬연결된 트랜지스터를 거치게 되므로, 하나의 트랜지스터가 연결되는 것보다 길이가 2배로 늘어나게 되고, 이에 따라 전류구동능력이 상대적으로 저하되는 문제점이 있었다.However, since the input / output structure of the conventional memory device having the configuration as described above passes through two series-connected transistors from the standpoint of the output pad 30, the length is doubled than one transistor is connected. Accordingly, there was a problem that the current driving ability is relatively reduced.

본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, ESD 에 대한 안정성을 확보함과 동시에 출력단의 구동능력을 향상시킬 수 있는 입출력구조를 갖는 패킷 명령어 구동형 메모리소자를 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, to provide a packet command-driven memory device having an input and output structure that can ensure the stability to the ESD and improve the drive capability of the output stage. There is a purpose.

본 발명의 다른 목적은 종래와 동일한 방법으로 전류를 구동하면서 출력단의 구동능력을 향상시킬 수 있는 입출력구조를 갖는 패킷 명령어 구동형 메모리소자를 제공하는 데 있다.Another object of the present invention is to provide a packet command driving type memory device having an input / output structure capable of improving the driving capability of an output stage while driving a current in the same manner as the conventional art.

도1은 종래기술에 의한 패킷 구동형 메모리소자의 입출력구조도,1 is an input / output structure diagram of a packet drive type memory device according to the prior art;

도2는 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리소자의 입출력 구조를 도시한 도면,2 illustrates an input / output structure of a packet command driving type memory device according to an embodiment of the present invention;

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

41 - 4n : 구동용 트랜지스터 50 : 제어회로41-4n: Driving transistor 50: Control circuit

51 - 5n-1 : 제어수단 60 : 패드51-5n-1: control means 60: pad

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 접지와 출력패드에 연결되고, 데이터신호에 따라 구동되는 복수개의 구동 트랜지스터가 병렬로 연결된 입출력구조를 갖는 패킷명령어 구동형 메모리소자에 있어서,In order to achieve the above object of the present invention, the present invention is a packet command drive type memory device having an input and output structure connected to the ground and the output pad, the plurality of driving transistors driven in accordance with the data signal in parallel,

복수개의 전류콘트롤신호를 입력하여 복수의 구동 트랜지스터중 제1앞단의 구동트랜지스터를 제외한 나머지 구동 트랜지스터를 제어하기 위한 제어회로를 구비하는 개선된 입출력 구조를 갖는 패킷명령어 구동형 메모리소자를 제공하는 것을 특징으로 한다.A packet command drive type memory device having an improved input / output structure having a control circuit for inputting a plurality of current control signals to control the remaining driving transistors other than the first front driving transistor among the plurality of driving transistors is provided. It is done.

상기 제어회로는 다수개의 전류 콘트롤신호중 해당하는 하나의 전류콘트롤신호에 따라서 상기 다수의 구동 트랜지스터중 해당하는 하나의 구동 트랜지스터를 각각 제어하기 위한 복수개의 제어수단을 구비하는 것을 특징으로 한다.The control circuit may include a plurality of control means for controlling the corresponding one of the plurality of driving transistors, respectively, according to the corresponding one of the plurality of current control signals.

각 제어수단은 이웃하는 2개의 구동 트랜지스터사이에 각각 연결되고, 해당하는 전류콘트롤신호에 따라서 상기 데이터신호를 구동 트랜지스터의 게이트로 전달하기 전달수단과; 상기 해당하는 전류콘트롤신호를 반전시키기 위한 반전수단과; 접지와 상기 구동 트랜지스터의 게이트사이에 연결되고, 상기 반전수단의 출력신호에 따라서 상기 데이터신호가 상기 구동트랜지스터의 게이트로 전달되는 것을 차단하기 위한 차단수단을 구비하는 것을 특징으로 한다.Each control means is connected between two adjacent driving transistors, respectively, and transfer means for transferring the data signal to a gate of the driving transistor in accordance with a corresponding current control signal; Inverting means for inverting the corresponding current control signal; It is connected between the ground and the gate of the driving transistor, characterized in that it comprises a blocking means for blocking the transmission of the data signal to the gate of the driving transistor in accordance with the output signal of the inverting means.

상기 전달수단은 이웃하는 2개의 구동 트랜지스터사이에 연결되고, 게이트에 인가되는 상기 해당하는 전류콘트롤신호에 따라서 상기 데이터신호를 구동 트랜지스터의 게이트로 전달하기 트랜지스터로 이루어지는 것을 특징으로 한다.The transfer means is connected between two adjacent driving transistors and is characterized by consisting of a transistor for transferring the data signal to the gate of the driving transistor in accordance with the corresponding current control signal applied to the gate.

상기 반전수단은 상기 해당하는 전류콘트롤신호를 반전시켜 상기 차단수단으로 인가하기 위한 인버터로 이루어지는 것을 특징으로 한다.The inverting means comprises an inverter for inverting and applying the current control signal to the blocking means.

상기 차단수단은 접지와 상기 구동 트랜지스터의 게이트사이에 연결되고, 상기 반전수단의 출력신호에 따라서 상기 구동 트랜지스터를 오프시켜주기 위한 풀다운 트랜지스터로 이루어지는 것을 특징으로 한다.The blocking means is connected between the ground and the gate of the driving transistor, characterized in that consisting of a pull-down transistor for turning off the driving transistor in accordance with the output signal of the inverting means.

상기 복수개의 구동 트랜지스터는 노말 NMOS 트랜지스터로 각각 이루어지는 것을 특징으로 한다.The plurality of driving transistors may be formed of normal NMOS transistors, respectively.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리소자의 입출력구조를 도시한 것이다. 도 2를 참조하여 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리소자의 입출력구조를 살펴보면, 접지와 출력패드(60)에 연결된 구동용 트랜지스터(41-4n)가 병렬연결되고, 상기 구동용 트랜지스터(41-4n)를 제어하기 위한 제어회로(50)를 구비한다.2 illustrates an input / output structure of a packet command driving type memory device according to an embodiment of the present invention. Referring to FIG. 2, an input / output structure of a packet command driving memory device according to an exemplary embodiment of the present invention is described. A driving transistor 41-4n connected to a ground and an output pad 60 is connected in parallel, and the driving transistor is connected. A control circuit 50 for controlling 41-4n is provided.

상기 제어회로(50)는 상기 구동용 트랜지스터(42-4n)를 각각 제어하기 위한 복수개의 제어수단(51-5n-1)을 구비한다. 각 제어수단(51-5n-1)은 이웃하는 2개의 구동용 트랜지스터(41-4n)사이에 각각 연결되어 게이트에 인가되는 전류콘트롤신호(ictrl0 - ictrln-1)에 따라서 데이터를 구동용 트랜지스터(42-4n)의 게이트로 전달하기 위한 제1트랜지스터(5a)와, 상기 전류콘트롤신호(ictr0 - ictrln-1)를 반전시키기 위한 인버터(5b)와, 접지와 상기 구동용 트랜지스터(42-4n)의 게이트사이에 연결되어 상기 인버터(5b)의 출력신호에 따라서 상기 데이터신호가 구동용 트랜지스터(42-4n)로 전달되는 것을 차단하여 구동용 트랜지스터(42-4n)를 오프시켜주기위한 풀다운 트랜지스터(5c)를 구비한다.The control circuit 50 includes a plurality of control means 51-5n-1 for controlling the driving transistors 42-4n, respectively. Each control means 51-5n-1 is connected between two neighboring driving transistors 41-4n, respectively, to drive data in accordance with the current control signals ictrl0-ictrln-1 applied to the gate. A first transistor 5a for transferring to the gate of 42-4n, an inverter 5b for inverting the current control signals ictr0-ictrln-1, ground and the driving transistor 42-4n. A pull-down transistor connected between the gates of the inverter 5b to block the data signal from being transmitted to the driving transistors 42-4n according to the output signal of the inverter 5b to turn off the driving transistors 42-4n ( 5c).

상기한 바와같은 구성을 갖는 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention having the configuration as described above is as follows.

상기 제어회로(50)의 각 제어수단(51 - 5n-1)으로 인가되는 전류콘트롤신호(ictrl0 - ictrln-1)중 해당하는 신호만을 하이상태로 인가하여 주면, 각 수단(51 - 5n-1)의 제1트랜지스터(5a)중 하이상태의 전류 콘트롤신호가 인가되는 제1트랜지스터는 턴온상태로 되고, 로우상태의 전류콘트롤신호가 인가되는 제1트랜지스터는 오프된다.If only the corresponding signal among the current control signals ictrl0-ictrln-1 applied to each control means 51-5n-1 of the control circuit 50 is applied in a high state, the respective means 51-5n-1 The first transistor to which the high current control signal is applied among the first transistors 5a is turned on, and the first transistor to which the low current control signal is applied is turned off.

이때, 각 제어수단(51 - 5n-1)의 인버터(5b)는 복수의 전류콘트롤신호(ictrl0 - ictrln-1)중 해당하는 전류콘트롤신호를 반전시켜준다. 따라서, 인버터는 복수개의 전류 콘트롤신호(ictrl0 - ictrln)중 하이상태의 전류콘트롤신호는 로우상태의 신호로 반전시켜 해당하는 제2트랜지스터의 게이트로 제공하고, 로우상태의 전류콘트롤신호는 하이상태의 신호로 반전시켜 해당하는 제2트랜지스터의 게이트로 제공한다.At this time, the inverter 5b of each control means 51-5n-1 inverts the corresponding current control signal among the plurality of current control signals ictrl0-ictrln-1. Accordingly, the inverter inverts the high current control signal among the plurality of current control signals ictrl0-ictrln to a low signal and provides the gate of the corresponding second transistor, and the low current control signal is high. The signal is inverted and provided to the gate of the corresponding second transistor.

따라서, 복수개의 제어수단(51 - 5n-1)중 하이상태의 전류콘트롤신호가 인가되는 제어수단의 경우에는 하이상태의 전류 콘트롤신호에 의해 제1트랜지스터(5a)가 턴온되는 반면에 제2트랜지스터(5c)는 턴오프되므로 데이터신호(q)가 해당하는 구동용 트랜지스터의 게이트에 인가되어 구동된다.Accordingly, in the case of the control means to which the high current control signal is applied among the plurality of control means 51-5n-1, the first transistor 5a is turned on by the high current control signal, whereas the second transistor is turned on. Since 5c is turned off, the data signal q is applied to the gate of the corresponding driving transistor to be driven.

한편, 복수개의 제어수단(51 - 5n-1)중 로우상태의 전류콘트롤신호가 인가되는 제어수단의 경우에는 로우상태의 전류 콘트롤신호에 의해 제1트랜지스터(5a)가 턴오프되고 제2트랜지스터(5c)는 턴온되어 데이터신호(q)가 해당하는 구동용 트랜지스터의 게이트로 전달되는 것을 차단하게 되므로, 구동용 트랜지스터는 턴오프된다.On the other hand, in the case of the control means to which the low current control signal is applied among the plurality of control means 51-5n-1, the first transistor 5a is turned off by the low current control signal and the second transistor ( Since 5c is turned on to block the data signal q from being transferred to the gate of the corresponding driving transistor, the driving transistor is turned off.

상기한 바와같이 본 발명의 입출력구조는 출력패드에 노말 NMOS 트랜지스터로 구성되므로, 출력패드의 입장에서 보면 제어회로(50)를 구성하는 트랜지스터는 보이지 않게 되어 ESD 와는 무관하게 될 뿐만 아니라 구동용 트랜지스터를 동작시키는 구동동작은 동일하면서 구동능력을 2배이상으로 향상시키게 된다.As described above, since the input / output structure of the present invention is composed of normal NMOS transistors on the output pad, from the standpoint of the output pad, the transistors constituting the control circuit 50 become invisible and become independent of the ESD, as well as the driving transistor. The driving operation to be operated is the same and the driving capability is improved by more than twice.

본 발명에서와 같은 입출력 구조를 갖는 경우에는, 2개의 트랜지스터를 직렬로 연결하는 경우보다 트랜지스터와 인버터의 사용에 따라 레이아웃 면적은 증가하지만, 종래의 입출력구조를 갖는 경우 데이터 출력영역에 상당히 많은 공간이 남아있기 때문에 전체 칩면적에는 영향을 주지 않게 된다.In the case of having the input / output structure as in the present invention, the layout area increases according to the use of the transistor and the inverter than in the case of connecting two transistors in series, but in the case of the conventional input / output structure, a considerable amount of space is provided in the data output area. Since it remains, it does not affect the overall chip area.

이상에서 자세히 설명된 바와 같이, 본 발명의 입출력구조에 따르면, 노말 트랜지스터와 낮은 문턱전압을 갖는 트랜지스터를 직렬연결하는 종래의 구조대신에 구동용 트랜지스터사이에 이들을 구동하기 위한 노말 트랜지스터와 인버터로 구성된 제어수단을 연결하여 구동용 트랜지스터를 제어하여 줌으로써, 종래의 동일한 방법으로 구동용 트랜지스터를 구동하면서 출력단의 구동능력을 향상시킴과 동시에 ESD 에 대한 안정성을 확보할 수 있는 이점이 있다.As described in detail above, according to the input / output structure of the present invention, instead of the conventional structure in which a normal transistor and a transistor having a low threshold voltage are connected in series, a control composed of a normal transistor and an inverter for driving them between driving transistors By connecting the means to control the driving transistor, there is an advantage in that it is possible to drive the driving transistor in the same manner as in the prior art while improving the driving ability of the output terminal and at the same time ensure the stability against the ESD.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (7)

접지와 출력패드에 연결되고, 데이터신호에 따라 구동되는 복수개의 구동 트랜지스터가 병렬로 연결된 입출력구조를 갖는 패킷명령어 구동형 메모리소자에 있어서,A packet command driving type memory device having an input / output structure connected in parallel to a ground and an output pad and driven by a plurality of driving transistors in parallel, 복수개의 전류콘트롤신호를 입력하여 복수의 구동 트랜지스터중 제1앞단의 구동트랜지스터를 제외한 나머지 구동 트랜지스터를 제어하기 위한 제어회로를 구비하는 것을 특징으로 하는 개선된 입출력구조를 갖는 패킷명령어 구동형 메모리소자.And a control circuit for inputting a plurality of current control signals to control the remaining driving transistors other than the first front driving transistor among the plurality of driving transistors. 제1항에 있어서, 상기 제어회로는 다수개의 전류 콘트롤신호중 해당하는 하나의 전류콘트롤신호에 따라서 상기 다수의 구동 트랜지스터중 해당하는 하나의 구동 트랜지스터를 각각 제어하기 위한 복수개의 제어수단을 구비하는 것을 특징으로 하는 패킷명령어 구동형 구동형 메모리소자.The control circuit of claim 1, wherein the control circuit comprises a plurality of control means for controlling a corresponding one of the plurality of driving transistors, respectively, in accordance with a corresponding one of the plurality of current control signals. A packet instruction drive type drive memory element. 제2항에 있어서, 각 제어수단은The method of claim 2, wherein each control means 이웃하는 2개의 구동 트랜지스터사이에 각각 연결되고, 해당하는 전류콘트롤신호에 따라서 상기 데이터신호를 구동 트랜지스터의 게이트로 전달하기 전달수단과;Transfer means connected between two neighboring driving transistors and transferring the data signal to a gate of the driving transistor in accordance with a corresponding current control signal; 상기 해당하는 전류콘트롤신호를 반전시키기 위한 반전수단과;Inverting means for inverting the corresponding current control signal; 접지와 상기 구동 트랜지스터의 게이트사이에 연결되고, 상기 반전수단의 출력신호에 따라서 상기 데이터신호가 상기 구동트랜지스터의 게이트로 전달되는 것을 차단하기 위한 차단수단을 구비하는 것을 특징으로 하는 개선된 입출력구조를 갖는 패킷명령어 구동형 메모리소자.And a blocking means connected between ground and a gate of the driving transistor, and blocking the data signal from being transmitted to the gate of the driving transistor according to the output signal of the inverting means. A packet command drive type memory device having. 제3항에 있어서, 상기 전달수단은 이웃하는 2개의 구동 트랜지스터사이에 연결되고, 게이트에 인가되는 상기 해당하는 전류콘트롤신호에 따라서 상기 데이터신호를 구동 트랜지스터의 게이트로 전달하기 트랜지스터로 이루어지는 것을 특징으로 하는 개선된 입출력구조를 갖는 패킷명령어 구동형 메모리소자.The method of claim 3, wherein the transfer means is connected between two adjacent driving transistors, characterized in that the transistor to transfer the data signal to the gate of the driving transistor in accordance with the corresponding current control signal applied to the gate. A packet command drive type memory device having an improved input / output structure. 제3항에 있어서, 상기 반전수단은 상기 해당하는 전류콘트롤신호를 반전시켜 상기 차단수단으로 인가하기 위한 인버터로 이루어지는 것을 특징으로 하는 개선된 입출력구조를 갖는 패킷명령어 구동형 메모리소자.4. The device of claim 3, wherein the inverting means comprises an inverter for inverting the corresponding current control signal and applying it to the blocking means. 제3항에 있어서, 상기 차단수단은 접지와 상기 구동 트랜지스터의 게이트사이에 연결되고, 상기 반전수단의 출력신호에 따라서 상기 구동 트랜지스터를 오프시켜주기 위한 풀다운 트랜지스터로 이루어지는 것을 특징으로 하는 개선된 입출력구조를 갖는 패킷명령어 구동형 메모리소자.4. The improved input-output structure according to claim 3, wherein the blocking means is connected between a ground and a gate of the driving transistor, and comprises a pull-down transistor for turning off the driving transistor according to an output signal of the inverting means. Packet command drive type memory device having a. 제1항에 있어서, 상기 복수개의 구동 트랜지스터는 노말 NMOS 트랜지스터로 각각 이루어지는 것을 특징으로 하는 개선된 입출력구조를 갖는 패킷명령어 구동형 메모리소자.The device of claim 1, wherein each of the plurality of driving transistors comprises a normal NMOS transistor.
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