KR20010003445A - method of fabricating a semiconductor package - Google Patents
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Abstract
Description
본 발명은 반도체 패키지의 제조 방법에 관한 것으로서, 보다 구체적으로는 웨이퍼 레벨에서 패키징 공정이 실시되는 웨이퍼 레벨 패키지에서, 솔더 볼이 마운트되는 볼 랜드에 형성되어 솔더 볼과의 접합을 보조하는 접합 보조층 및 솔더 볼을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor package, and more particularly, in a wafer level package in which a packaging process is performed at a wafer level, a bonding auxiliary layer formed in a ball land on which solder balls are mounted to assist bonding with solder balls. And a method of forming solder balls.
기존의 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing packages are manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.
그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.
그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이를 제조하는 방법을 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. A package manufactured by this method is called a wafer level package. A method of manufacturing the package will be described below.
웨이퍼 표면에는 실리콘 질화막인 보호막이 도포되어 있다. 웨이퍼 표면에 구성된 반도체 칩의 본딩 패드는 식각에 의해 보호막에 형성된 홈을 통해 노출되어 있다.The protective film which is a silicon nitride film is apply | coated on the wafer surface. The bonding pads of the semiconductor chip formed on the wafer surface are exposed through the grooves formed in the protective film by etching.
이러한 상태에서, 보호막 전체 표면에 하부 절연층을 도포한다. 본딩 패드 상부에 위치한 하부 절연층 부분을 식각하여 본딩 패드를 외부로 노출시킨다. 그런 다음, 구리나 알루미늄 재질의 금속막을 전체 구조 표면상에 진공 증착한다. 이때, 금속막은 본딩 패드에도 증착된다. 이어서, 금속막을 부분 식각하여, 일단은 본딩 패드에 전기적으로 연결되고 타단은 하부 절연층상에 위치하는 금속 패턴을 형성한다. 그런 다음, 전체 구조 표면에 상부 절연층을 도포한 후, 금속 패턴의 타단 상부에 위치한 상부 절연층 부분을 식각하여 금속 패턴의 타단을 노출시킨다. 노출된 금속 패턴의 타단이 솔더 볼이 마운트되는 볼 랜드가 된다.In this state, the lower insulating layer is applied to the entire surface of the protective film. A portion of the lower insulating layer positioned on the bonding pad is etched to expose the bonding pad to the outside. Then, a metal film of copper or aluminum is vacuum deposited on the entire structure surface. At this time, the metal film is also deposited on the bonding pads. The metal film is then partially etched to form a metal pattern, one end of which is electrically connected to the bonding pad and the other end of which is located on the lower insulating layer. Then, after applying the upper insulating layer on the entire structure surface, the upper insulating layer portion located on the other end of the metal pattern is etched to expose the other end of the metal pattern. The other end of the exposed metal pattern becomes a ball land on which solder balls are mounted.
이어서, 볼 랜드에 구형의 솔더 볼을 올려놓은 후, 자외선을 이용한 리플로우 공정을 통해 솔더 볼과 볼 랜드를 접착시키므로써, 반도체 칩의 본딩 패드와 기판에 실장되는 솔더 볼을 전기적으로 연결시킨다. 마지막으로, 웨이퍼에 형성된 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리하면, 웨이퍼 레벨 패키지가 완성된다.Subsequently, a spherical solder ball is placed on the ball land, and then the solder ball and the ball land are adhered through a reflow process using ultraviolet rays, thereby electrically connecting the bonding pad of the semiconductor chip and the solder ball mounted on the substrate. Finally, cutting along the scribe lines formed on the wafer and separating them into individual semiconductor chips results in a wafer level package.
그런데, 전술된 웨이퍼 레벨 패키지 뿐만 아니라 일반적인 패키지에서 가장 중요한 요소는 솔더 볼과 금속 패턴간의 접속 신뢰성이다. 즉, 초기에는 솔더 볼이 원래 형상대로 유지되나, 시간이 경과할수록 솔더 볼의 상하 계면에서 균열이 발생된다. 이러한 균열은 주석-납 또는 어느 한 가지 재질로 이루어진 솔더 볼로 금속 패턴의 구리 또는 알루미늄 성분이 확산되어 형성되는 금속간 화합물, 즉 Cu6Sn5이 주된 요인이다.By the way, the most important factor in the general package as well as the wafer level package described above is the connection reliability between the solder ball and the metal pattern. That is, the solder ball is initially maintained in its original shape, but as time passes, cracks are generated at the upper and lower interfaces of the solder ball. Such cracking is mainly caused by intermetallic compounds formed by diffusion of copper or aluminum components of a metal pattern into solder balls made of tin-lead or any one material, that is, Cu 6 Sn 5 .
이를 방지하기 위해서, 종래에는 구리 또는 알루미늄 성분의 확산을 방지함과 아울러 솔더 볼과 금속 패턴간의 접합을 보조하는 접합 보조층(Under Bump Metallurgy:UBM)을 볼 랜드상에 형성하였다. 확산 방지층은 티타늄/니켈/금이 수천 Å 내지 수 ㎛ 정도의 두께로 적층된 3층 구조가 대표적이고, 조건에 따라서는 니켈과 금 사이에 주석-납을 개재시켜 4층 구조로 하거나 또는 금 대신에 구리로 대체하는 경우도 있다. 접합 보조층에서 구리 또는 알루미늄 원자가 솔더 볼로 확산되는 것을 방지하는 층은 니켈층이다.In order to prevent this, conventionally, an under bump metallurgy (UBM) was formed on the ball lands to prevent the diffusion of copper or aluminum components and to assist the bonding between the solder balls and the metal patterns. The diffusion barrier layer is typically a three-layered structure in which titanium / nickel / gold is stacked in a thickness of several thousand micrometers to several micrometers, and depending on conditions, a four-layered structure is formed by interposing tin-lead between nickel and gold, or instead of gold. In some cases, copper may be substituted. The layer that prevents copper or aluminum atoms from diffusing into the solder balls in the bonding auxiliary layer is a nickel layer.
종래에는 접합 보조층을 다음과 같은 방법으로 형성하였다. 접합 보조층으로 제시된 다층 금속막을 상부 절연층상에 순차적으로 증착한 후, 마스크를 이용해서 스퍼터링이나 CVD 방법을 통해 다층 금속막을 패터닝하여, 볼 랜드에만 남는 접합 보조층을 형성하였다.Conventionally, the bonding auxiliary layer was formed by the following method. After depositing a multilayer metal film presented as a bonding auxiliary layer on the upper insulating layer in sequence, the multilayer metal film was patterned by sputtering or CVD using a mask to form a bonding auxiliary layer remaining only in the ball lands.
그런데, 상기된 종래 방법으로 접합 보조층을 형성한 후, 솔더 볼을 접합 보조층에 마운트하였을 때, 솔더 볼의 접합 강도가 취약하다는 문제점이 발생된다. 그 원인은 스퍼터링이나 CVD 방법으로 형성된 접합 보조층인 박막이 순수한 구리나 알루미늄의 물리적 특성보다 낮기 때문이다. 박막의 물리적 특성이 순수 재료보다 낮은 이유는 재료의 결정 형성이 취약하다는데 기인한다.By the way, after forming a joining auxiliary layer by the conventional method mentioned above, when a solder ball is mounted in a joining auxiliary layer, the problem that the joining strength of a solder ball is weak is produced. The reason is that the thin film, which is a bonding auxiliary layer formed by sputtering or CVD, is lower than the physical properties of pure copper or aluminum. The physical properties of thin films are lower than pure materials due to the weak crystal formation of materials.
또한, 종래에는 전체 구조 상부에 금속층을 증착한 후, 마스크를 이용해서 원하는 부분만 남도록 패터닝하여 나머지 부분을 제거하게 된다. 이로 인하여, 공정이 매우 복잡하고, 특히 제거되는 금속층이 낭비되는 문제점이 있다.In addition, conventionally, after depositing a metal layer on the entire structure, by using a mask patterning so that only the desired portion remains to remove the remaining portion. Because of this, the process is very complicated, in particular, there is a problem that the metal layer to be removed is wasted.
그리고, 종래에는 주석/납으로 이루어진 구형의 솔더 볼을 볼 랜드에 리플로우 공정을 통해서 마운트하였다. 그런데, 최근에는 환경 문제로 인해서 독성이 매우 강한 납 성분의 사용을 규제하는 경향이 있으므로, 솔더 볼을 형성하는 새로운 방법의 제시가 절실히 요구되고 있는 실정이다.In the related art, a spherical solder ball made of tin / lead was mounted on a ball land through a reflow process. However, in recent years, due to environmental problems, there is a tendency to regulate the use of a very toxic lead component, it is urgently required to propose a new method for forming a solder ball.
따라서, 본 발명은 종래의 접합 보조층 형성 방법이 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 순수 재료의 물리적 및 전기적 특성이 볼 랜드에 형성된 후에도 거의 동일한 수준으로 유지되도록 하여, 솔더 볼의 접합 강도를 강화시킬 수 있는 반도체 패키지의 접합 보조층 형성 방법을 제공하는데 목적이 있다.Therefore, the present invention has been made to solve the problems associated with the conventional bonding auxiliary layer forming method, the physical and electrical properties of the pure material to be maintained at almost the same level even after formed in the ball land, the bonding of the solder ball An object of the present invention is to provide a method of forming a bonding auxiliary layer of a semiconductor package capable of enhancing strength.
본 발명의 다른 목적은 볼 랜드 영역에만 접합 보조층이 형성되도록 하여, 접합 보조용 재료의 불필요한 낭비를 방지하고 공정도 단순화시킬 수 있게 하느데 있다.Another object of the present invention is to allow the bonding auxiliary layer to be formed only in the ball land region, thereby preventing unnecessary waste of the bonding auxiliary material and simplifying the process.
본 발명의 또 다른 목적은 무연 합금을 이용해서 솔더 볼을 형성할 수 있는 방법을 제공하는데 있다.Still another object of the present invention is to provide a method for forming solder balls using a lead-free alloy.
도 1은 본 발명에 따른 반도체 패키지 제조 방법에서 전기 도금이 실시되는 영역을 나타낸 단면도.1 is a cross-sectional view showing a region in which electroplating is performed in the method of manufacturing a semiconductor package according to the present invention.
도 2a와 도 2b 및 도 3은 외부 신호 라인의 재질에 따라 도 1에 도시된 영역에 형성되는 접합 보조층의 3가지 유형을 나타낸 단면도.2A, 2B and 3 are cross-sectional views illustrating three types of bonding auxiliary layers formed in the region shown in FIG. 1 depending on the material of an external signal line.
도 4a 및 도 4b는 무연 합금의 솔더 볼 형성을 위한 2가지 유형을 나타낸 단면도.4A and 4B are cross-sectional views showing two types for solder ball formation of lead-free alloys.
도 5는 본 발명에 따른 제조 방법에 의해 최종적으로 완성된 웨이퍼 레벨 패키지의 단면도.5 is a cross-sectional view of a wafer level package finally completed by the manufacturing method according to the present invention.
- 도면의 주요 부분에 대한 부호의 설명 -Description of symbols for the main parts of the drawings
10 ; 웨이퍼 11 ; 본딩 패드10; Wafer 11; Bonding pads
20 ; 하부 절연층 21 ; 상부 절연층20; Lower insulating layer 21; Upper insulation layer
30 ; 알루미늄 패턴 31 ; 구리 패턴30; Aluminum pattern 31; Copper pattern
40 ; 접합 보조층 60 ; 포토레지스트40; Bonding auxiliary layer 60; Photoresist
61 ; 실리콘 러버 70 ; 무연 합금층61; Silicone rubber 70; Lead free alloy layer
71 ; 솔더 볼71; Solder ball
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체 패키지 제조 방법은 다음과 같다.In order to achieve the above object, the semiconductor package manufacturing method according to the present invention is as follows.
반도체 칩의 패드에 외부 신호 라인의 일단을 전기적으로 연결한다. 외부 신호 라인을 전기적으로 절연시키는데, 이때 외부 신호 라인의 타단은 노출시켜 볼 랜드가 형성되도록 한다. 볼 랜드에 전기 도금법을 이용해서 접합 보조층을 형성한다. 접합 보조층상에 무연 합금인 솔더 볼을 형성한다.One end of an external signal line is electrically connected to a pad of the semiconductor chip. The external signal line is electrically insulated, where the other end of the external signal line is exposed to form a ball land. The joining auxiliary layer is formed on the ball land by using the electroplating method. Solder balls of lead-free alloy are formed on the bonding auxiliary layer.
무연 합금의 솔더 볼을 형성하기 위해서, 볼 랜드만이 노출되도록 다층의 포토레지스트나 실리콘 러버 재질의 마스크를 볼 랜드 상부에 배치하고, 노출된 볼 랜드에 무연 합금층을 전기 도금한다. 마스크를 제거한 후, 리플로우 공정을 통해서 구형의 솔더 볼을 형성한다.In order to form the solder balls of the lead-free alloy, a multilayer photoresist or silicon rubber mask is disposed on the ball lands so that only the ball lands are exposed, and the lead-free alloy layer is electroplated on the exposed ball lands. After removing the mask, a spherical solder ball is formed through a reflow process.
상기된 본 발명에 의하면, 접합 보조층을 전기 도금법을 이용해서 형성하므로, 접합 보조층의 원래 재질이 거의 동일 수준으로 유지될 수가 있게 된다. 특히, 전기 도금법은 전기가 통하는 부분만에 도금이 되는 특징이 있으므로, 접합 보조층은 볼 랜드에만 형성된다. 따라서, 접합 보조층의 재료가 낭비되는 것이 방지된다. 또한, 솔더 볼도 무연 합금 재질을 이용해서 전기 도금법을 통해서 형성하게 되므로, 환경 규제에도 적극적으로 대처할 수가 있게 된다.According to the present invention described above, since the bonding auxiliary layer is formed using the electroplating method, the original material of the bonding auxiliary layer can be maintained at about the same level. In particular, the electroplating method is characterized in that plating is performed only on the portion where electricity flows, so that the bonding auxiliary layer is formed only on the ball lands. Therefore, waste of the material of the bonding auxiliary layer is prevented. In addition, since the solder ball is formed through the electroplating method using a lead-free alloy material, it is also possible to actively cope with environmental regulations.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
도 1은 본 발명에 따른 반도체 패키지 제조 방법에서 전기 도금이 실시되는 영역을 나타낸 단면도이고, 도 2a와 도 2b 및 도 3은 외부 신호 라인의 재질에 따라 도 1에 도시된 영역에 형성되는 접합 보조층의 3가지 유형을 나타낸 단면도이며, 도 4a 및 도 4b는 무연 합금의 솔더 볼 형성을 위한 2가지 유형을 나타낸 단면도이고, 도 5는 본 발명에 따른 제조 방법에 의해 최종적으로 완성된 웨이퍼 레벨 패키지의 단면도이다.1 is a cross-sectional view showing a region in which electroplating is performed in a method of manufacturing a semiconductor package according to the present invention, and FIGS. 2A, 2B, and 3 are junction aids formed in the region shown in FIG. 1 according to a material of an external signal line. 4A and 4B are cross-sectional views illustrating two types for forming solder balls of a lead-free alloy, and FIG. 5 is a wafer level package finally completed by a manufacturing method according to the present invention. It is a cross section of.
먼저, 본 발명에 따른 패키지 제조 방법에서 제시하는 핵심은 접합 보조층과 솔더 볼을 형성하는 방법에 관한 것이다. 접합 보조층과 솔더 볼은 여러 가지 유형의 패키지에 모두 적용되는데, 본 실시예에서는 최근에 가장 활발히 연구되고 있는 웨이퍼 레벨 패키지에 본 발명에 따른 방법을 적용한다.First, the core proposed in the method for manufacturing a package according to the present invention relates to a method of forming a bonding auxiliary layer and a solder ball. Bonding auxiliary layers and solder balls are applied to all types of packages. In this embodiment, the method of the present invention is applied to a wafer level package that is being studied most recently.
도 1을 참조로 하여, 웨이퍼(10) 표면에 하부 절연층(20)을 도포한 후, 웨이퍼(10)에 구성된 각 반도체 칩의 본딩 패드(11)가 노출되도록 하부 절연층(20)을 식각한다. 하부 절연층(20)상에 알루미늄막을 증착한 후 알루미늄막을 패터닝하여, 일단이 본딩 패드(11)에 연결되고 타단은 하부 절연층(20)상으로 연장된 형상을 갖는 외부 신호 라인인 금속의 알루미늄 패턴(30)을 형성한다. 전체 구조 상부에 상부 절연층(21)을 도포한 후, 이를 식각하여 알루미늄 패턴(30)의 타단이 노출되는 볼 랜드(31)를 형성한다.Referring to FIG. 1, after applying the lower insulating layer 20 to the surface of the wafer 10, the lower insulating layer 20 is etched to expose the bonding pads 11 of the semiconductor chips configured in the wafer 10. do. After depositing an aluminum film on the lower insulating layer 20 and patterning the aluminum film, the aluminum of the metal is an external signal line having one end connected to the bonding pad 11 and the other end extending over the lower insulating layer 20. The pattern 30 is formed. The upper insulating layer 21 is coated on the entire structure, and then etched to form a ball land 31 through which the other end of the aluminum pattern 30 is exposed.
여기서, 외부 신호 라인으로서 알루미늄 대신에 전기적 특성이 우수한 구리를 사용할 수도 있다. 즉, 알루미늄의 전기 전도율은 0.377×106/Ω㎝, 열전도율은 2.37 W/㎝K 인데 반해서, 구리의 전기 전도율은 0.596×106/Ω㎝, 열전도율은 4.01 W/㎝K 이므로, 알루미늄에 비해서 구리의 전기적 특성이 월등히 우수하다.Here, instead of aluminum, copper having excellent electrical characteristics may be used as the external signal line. In other words, the electrical conductivity of aluminum is 0.377 × 10 6 / Ωcm, the thermal conductivity is 2.37 W / cmK, whereas the electrical conductivity of copper is 0.596 × 10 6 / Ωcm and the thermal conductivity is 4.01 W / cmK, The electrical properties of copper are excellent.
이어서, 이후의 전기 도금법에 의해 접합 보조층을 형성할 때, 도금이 보다 용이하게 이루어지도록 하기 위해서, 도금 표면을 세척하는 공정을 실시한다.Next, when forming a joining auxiliary layer by the following electroplating method, in order to make plating more easily, the process of washing the plating surface is implemented.
그런 다음, 노출된 볼 랜드(31)에 본 발명에서 제시되는 방법인 전기 도금법으로 접합 보조층을 형성한다. 전기 도금법은 도금 물질이 전기가 통하는 부분에만 도금되므로, 상부 절연층(21)에는 도금 물질이 도금되지 않고 오직 노출된 볼 랜드(31)에만 도금된다. 따라서, 도금 물질의 불필요한 낭비가 방지된다.Then, the bonded auxiliary layer is formed on the exposed ball land 31 by the electroplating method which is the method proposed in the present invention. In the electroplating method, the plating material is plated only in an electrically conducting portion, so that the plating material is not plated on the upper insulating layer 21, and only the exposed ball lands 31 are plated. Thus, unnecessary waste of the plating material is prevented.
특히, 전기 도금법을 통해 접합 보조층을 형성하게 되면, 순수 알루미늄 또는 구리가 갖고 있는 원래의 전기적 및 물리적 특성이 거의 변하지 않게 된다. 그러므로, 볼 랜드와 솔더 볼간의 접합 강도가 취약해지는 것이 방지된다.In particular, when the bonding auxiliary layer is formed by electroplating, the original electrical and physical properties of pure aluminum or copper are hardly changed. Therefore, the bond strength between the ball land and the solder ball is prevented from becoming weak.
접합 보조층은 종래 기술에서도 언급된 바와 같이, 단층 또는 다층 구조로 형성할 수 있는데, 외부 신호 라인의 금속 재질에 따라 적절한 구조가 선택될 수 있다.As mentioned in the related art, the bonding auxiliary layer may be formed in a single layer or a multilayer structure, and an appropriate structure may be selected according to the metal material of the external signal line.
도 2a는 외부 신호 라인이 알루미늄 패턴(30)일 경우에 접합 보조층(40)의 한 예에 따른 구조를 나타낸 단면도로서, 도시된 바와 같이 접합 보조층(40)은 니켈층/구리층/니켈층/주석-납층(41,42,43,44)의 4층 구조 또는 니켈층/구리층/니켈층(41,42,43)의 3층 구조를 갖는다. 니켈층(41,43)의 역할은 구리(42)가 알루미늄 패턴(30)으로 급속히 확산하는 것을 억제한다. 주석-납층(44)은 솔더 볼 마운트시 습윤성을 향상시킴과 아울러 금속간화합물의 형성을 촉진하여 접합 강도를 향상시킨다. 한편, 도 2b와 같이 구리층을 사용하지 않고 니켈층(41)상에 주석-납층(44)을 바로 적층시킬 수도 있다.FIG. 2A is a cross-sectional view illustrating a structure according to an example of the bonding auxiliary layer 40 when the external signal line is the aluminum pattern 30. As illustrated, the bonding auxiliary layer 40 may include a nickel layer / copper layer / nickel. It has a four-layer structure of layers / tin-lead layers 41, 42, 43, 44 or a three-layer structure of nickel layers / copper layers / nickel layers 41, 42, 43. The role of the nickel layers 41 and 43 suppresses the rapid diffusion of the copper 42 into the aluminum pattern 30. The tin-lead layer 44 improves wettability during solder ball mounting and promotes formation of intermetallic compounds to improve bonding strength. Meanwhile, as shown in FIG. 2B, the tin-lead layer 44 may be directly stacked on the nickel layer 41 without using the copper layer.
외부 신호 라인으로서 구리 패턴(31)이 사용되는 경우, 접합 보조층은 도 3과 같이 구성될 수 있다. 도시된 바와 같이, 구리 패턴(31)상에 니켈층(41)과 주석-납층(44)으로 이루어진 접합 보조층을 형성할 수 있다.When the copper pattern 31 is used as the external signal line, the bonding auxiliary layer may be configured as shown in FIG. 3. As shown, a bonding auxiliary layer made of a nickel layer 41 and a tin-lead layer 44 may be formed on the copper pattern 31.
이어서, 접합 보조층(40)상에 솔더 볼을 형성하는데, 본 발명에서는 다음과 같은 방법이 이용된다.Subsequently, solder balls are formed on the bonding auxiliary layer 40. In the present invention, the following method is used.
먼저, 도 4a에 도시된 바와 같이 포토레지스트층(60)을 상부 절연층(21)상에 다층으로 도포하거나, 또는 도 4b에 도시된 바와 같이 실리콘 러버(61)를 상부 절연층(21)상에 배치하여, 볼 랜드만을 노출시키는 마스크를 배치한다. 이 마스크를 이용해서 노출된 볼 랜드에 납이 함유되지 않은 무연 합금층(70)을 전기 도금법으로 도금한다. 무연 합금(70)의 재질은 주석, 주석/창연(Bi), 주석/아연 및 주석/은으로 구성된 그룹으로부터 선택될 수 있다.First, as shown in FIG. 4A, the photoresist layer 60 is applied on the upper insulating layer 21 in multiple layers, or as shown in FIG. 4B, the silicon rubber 61 is coated on the upper insulating layer 21. In this case, a mask that exposes only the ball lands is disposed. Using this mask, the lead-free alloy layer 70 containing no lead in the exposed ball land is plated by electroplating. The material of the lead-free alloy 70 may be selected from the group consisting of tin, tin / bis (Bi), tin / zinc and tin / silver.
그런 다음, 마스크(60,61)를 제거한 후 리플로우 공정을 실시하면, 도 5와 같이 300㎛ 이상의 직경을 갖는 구형의 솔더 볼(71)이 볼 랜드상에 형성된다. 마지막으로, 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하면, 웨이퍼 레벨 패키지가 완성된다.Then, when the reflow process is performed after the masks 60 and 61 are removed, a spherical solder ball 71 having a diameter of 300 μm or more is formed on the ball land. Finally, the wafer is cut along the scribe line and separated into individual semiconductor chips to complete the wafer level package.
한편, 본 실시예에서는 본 발명의 핵심 방법인 접합 보조층과 솔더 볼 형성 방법을 웨이퍼 레벨 패키지에 적용한 것을 예로 들어 설명하였으나, 반드시 이에 국한되는 것은 아니다. 즉, 기판에 실장되는 외부 단자로서 솔더 볼을 갖는 모든 패키지에 본 발명에 따른 방법이 적용됨은 물론이다.Meanwhile, in the present embodiment, the bonding auxiliary layer and the solder ball forming method, which are the core methods of the present invention, are applied to the wafer level package as an example, but are not limited thereto. That is, of course, the method according to the invention is applied to all packages having solder balls as external terminals mounted on the substrate.
이상에서 설명한 바와 같이 본 발명에 의하면, 접합 보조층을 전기 도금법으로 형성하므로써, 접합 보조층의 원래 재질인 순수 금속이 갖고 있는 전기적 및 물리적 특성이 거의 동일 수준으로 유지될 수가 있다. 따라서, 솔더 볼과 볼 랜드간의 접합을 보조하는 본래 기능을 접합 보조층이 충분히 발휘하게 되므로, 솔더 볼의 접합 강도가 한층 강화된다.As described above, according to the present invention, by forming the bonding auxiliary layer by the electroplating method, the electrical and physical properties of the pure metal which is the original material of the bonding auxiliary layer can be maintained at about the same level. Therefore, since the bonding auxiliary layer fully exhibits the original function of assisting the bonding between the solder ball and the ball land, the bonding strength of the solder ball is further enhanced.
또한, 전기 도금법은 전기가 통하는 부분에만 도금 물질을 도금하게 되므로, 도금 물질은 오직 볼 랜드에만 도금된다. 따라서, 접합 보조층을 형성하는 재료가 불필요하게 낭비되는 것도 방지되고, 아울러 공정도 매우 단순해진다.In addition, since the electroplating method only plated the plating material in the portion where electricity passes, the plating material is plated only on the ball lands. Therefore, unnecessary waste of the material forming the bonding auxiliary layer is prevented, and the process is also very simple.
그리고, 납 성분이 포함되지 않은 무연 합금을 이용해서 전기 도금법으로 솔더 볼을 형성하게 되므로, 환경 규제에도 즉각적으로 대처할 수 있는 효과가 발휘된다.In addition, since solder balls are formed by electroplating using a lead-free alloy containing no lead component, an effect of promptly coping with environmental regulations is exerted.
이상에서는 본 발명에 의한 패키지 제조 방법을 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.In the above has been shown and described with respect to a preferred embodiment for carrying out a method of manufacturing a package according to the present invention, the present invention is not limited to the above embodiment, without departing from the gist of the invention claimed in the claims below Various modifications can be made by those skilled in the art to which the present invention pertains.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023742A KR20010003445A (en) | 1999-06-23 | 1999-06-23 | method of fabricating a semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023742A KR20010003445A (en) | 1999-06-23 | 1999-06-23 | method of fabricating a semiconductor package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010003445A true KR20010003445A (en) | 2001-01-15 |
Family
ID=19594593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023742A KR20010003445A (en) | 1999-06-23 | 1999-06-23 | method of fabricating a semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010003445A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476301B1 (en) * | 2002-07-27 | 2005-03-15 | 한국과학기술원 | Fabrication Method of multilayer UBM by Electroplating for Flip chip Interconnections |
| KR100899778B1 (en) * | 2007-11-27 | 2009-05-28 | 삼성전기주식회사 | Package substrate and manufacturing method thereof |
| US11791295B2 (en) | 2019-07-22 | 2023-10-17 | Samsung Electronics Co., Ltd. | Semiconductor package with thick under-bump terminal |
-
1999
- 1999-06-23 KR KR1019990023742A patent/KR20010003445A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476301B1 (en) * | 2002-07-27 | 2005-03-15 | 한국과학기술원 | Fabrication Method of multilayer UBM by Electroplating for Flip chip Interconnections |
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| US11791295B2 (en) | 2019-07-22 | 2023-10-17 | Samsung Electronics Co., Ltd. | Semiconductor package with thick under-bump terminal |
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