KR20010003408A - 플래쉬 메모리 셀의 드레인 전압 발생 회로 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀의 드레인 전압 발생 회로에 관한 것으로, 플래쉬 메모리 셀의 프로그램 동작시 셀의 소오스 전압이 상승함에 따라 소오스 단자와 드레인 단자 간의 전압차가 줄어들고 이로 인하여 프로그램효율이 저하되는 문제점을 해결하기 위하여, 프로그램 동작을 수행하면서 소오스 단자의 전압을 기준 소오스 전압과 비교하고, 소오스 전압이 기준 소오스 전압보다 높아지면 드레인 단자의 전압 펌핑 효율을 높여 소오스 단자와 드레인 단자 간의 전위차가 원하는 범위 안에 있도록 하므로써 셀의 프로그램 효율을 향상시킬 수 있는 플래쉬 메모리 셀의 드레인 전압 발생 회로가 개시된다.

Description

플래쉬 메모리 셀의 드레인 전압 발생 회로{Drain voltage generation circuit for a flash memory cell}
본 발명은 플래쉬 메모리 셀의 드레인 전압 발생 회로에 관한 것으로, 특히 플래쉬 메모리 셀의 프로그램 동작시 셀의 소오스 전압이 상승하는 것을 검출하여, 이에 따라 드레인 전압을 상승시켜 프로그램 효율을 향상시킬 수 있는 플래쉬 메모리 셀의 드레인 전압 발생 회로에 관한 것이다.
일반적으로 플래쉬 메모리 셀의 프로그램시에는 셀의 드레인 단자에 5V, 콘트롤 게이트 단자에 9V, 소오스 단자에 0V를 각각 인가하여 프로그램을 수행한다. 그런데 실제 프로그램 동작시 셀의 전위는 변화될 수 있으며, 종래에는 이와 같은 사실을 고려하지 않고 셀의 각 단자에 일정한 전압를 공급하였기 때문에 프로그램 효율이 저하되는 문제점이 있다.
도 1은 종래 플래쉬 메모리 셀의 드레인 전압 결정 방법을 설명하기 위해 도시한 블럭도이다.
프로그램 동작이 개시되면, 인에이블 신호(EN)에 따라 기준전압 발생 블럭(11)으로부터 기준전압(VREF)이 결정되고, 고전위 발진 블럭(12)으로 부터는 일정한 주기를 갖는 고전위 발진 신호(HVOSC)가 출력된다. 드레인 전압 펌핑 블럭(13)은 고전위 발진 신호(HVOSC) 및 프로그램 인에이블 신호(EN)에 따라 원하는 전위까지 전압을 상승시키고, 전압 조정 블럭(regulator; 14)은 프로그램 인에이블 신호(EN)에 따라 기준전압(VREF)과 펌핑된 드레인 전압(DPOUT)을 비교하여 안정된 드레인 전압(VPPD)을 출력한다. 안정화된 드레인 전압(VDDP)은 Y-디코더(15)에 의해 입력되는 어드레스에 따라 메모리 셀 어레이(16) 중에서 선택된 메모리 셀의 드레인 단자(DRAIN)에 공급되게 된다.
이때 선택된 메모리 셀의 소오스 단자 전위는 그라운드 레벨(0V)을 유지해야 하는데, 실제로는 어레이 그라운드(17)의 저항 성분(RSOURCE)에 의한 전압 강하로 인해 그라운드보다 높은 전위를 갖게 된다. 이는 결국 셀의 드레인-소오스 간 전압차가 의도했던 5V보다 작아지게 되는 결과를 가져오게 된다.
이와 같이 종래에는 전원전압과는 무관하게 일정한 전압을 갖는 기준전압과 일정한 주기를 갖는 고전위 발진 신호에 따라 결정된 전압이 드레인으로 공급되므로 인하여 실제 메모리 셀의 소오스와 드레인 간의 전압차가 작아지게 되고 프로그램 효율이 저하되는 문제가 있다.
따라서, 본 발명은 플래쉬 메모리 셀의 프로그램시 상승하는 셀의 소오스 전압을 검출하고, 검출된 소오스 전압을 이용하여 드레인 전압을 결정하여 셀의 소오스 및 드레인간의 전압차가 원하는 범위 내에 있도록 하므로써 프로그램 효율을 향상시킬 수 있는 플래쉬 메모리 셀의 드레인 전압 발생 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 드레인 전압 발생 회로는 플래쉬 메모리 셀의 소오스 단자에 접속되어, 소오스 전압과 기준 소오스 전압을 비교하여 그 결과에 따라 로우 또는 하이 레벨의 소오스 전압 검출 신호를 출력하는 소오스 전압 검출 블럭과, 프로그램 인에이블 신호에 따라 구동되어 상기 소오스 전압 검출 신호의 논리적 레벨에 따라 각기 다른 기준전위를 발생시키는 기준전압 발생 블럭과, 프로그램 인에이블 신호에 따라 구동되어 상기 소오스 전압 검출 신호의 논리적 레벨에 따라 각기 다른 주기를 갖는 고전위 발진 신호를 출력하는 고전위 발진 블럭과, 프로그램 인에이블 신호에 따라 구동되어 상기 고전위 발진 신호에 의해 결정된 효율에 따라 전압을 상승시켜 펌핑된 드레인 전압을 출력하는 드레인 전압 펌핑 블럭과, 상기 프로그램 인에이블 신호에 따라 구동되어 상기 기준전위에 따라 펌핑된 드레인 전압을 안정화시켜 출력하는 전압 조정 블럭을 포함하여 구성된 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 셀의 드레인 전압 발생 방법을 설명하기 위해 도시한 블럭도.
도 2는 본 발명에 따른 플래쉬 메모리 셀의 드레인 전압 발생 회로를 설명하기 위한 블럭도.
도 3은 본 발명에 따른 드레인 전압 발생 회로 중 소오스 전압 검출 블럭의 상세 회로도.
도 4a 및 4b는 본 발명에 따른 드레인 전압 발생 회로 중 고전압 발진 블럭의 상세 회로도.
도 5는 본 발명에 따른 드레인 전압 발생 회로 중 전압 조정 회로의 상세 회로도.
도 6은 본 발명에 따른 드레인 전압 발생 회로의 주요 신호에 대한 타이밍도.
도 7a 및 7b는 본 발명에 따른 드레인 전압 발생 회로를 이용한 플래쉬 메모리 셀의 프로그램 동작시 주요 신호에 대한 시뮬레이션 결과를 나타내는 도면.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 기준전압 발생 블럭 12, 22 : 고전위 발진 블럭
13, 23 : 드레인 전압 펌핑 블럭 14, 24 : 전압 조정 블럭
15, 25 : Y-디코더 16, 26 : 메모리 셀 어레이
17, 27 : 어레이 그라운드 20 : 소오스 전압 검출 블럭
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 셀의 드레인 전압 발생 회로를 설명하기 위한 블럭도이다.
메모리 셀 어레이(26)를 구성하는 다수의 메모리 셀 중 Y-디코더(25)에 의해 선택된 메모리 셀의 소오스 단자(SOURCE)에 접속되는 소오스 전압 검출 블럭(20)은 프로그램 동작 수행 중 소오스 전압이 기준 소오스 전압(Main_ref)보다 높은지 낮은지를 확인하여, 소오스 전압이 기준 소오스 전압(Main_ref)보다 낮은 경우에는 로우(low) 레벨, 그렇지 않은 경우에는 하이(high) 레벨의 소오스 전압 검출 신호(HALF)를 출력한다. 기준전압 발생 블럭(21)은 소오스 전압 검출 신호(HALF)가 하이(high)인 경우와 로우(low)인 경우에 따라 각기 다른 기준전압(VREF)을 발생시킨다. 구체적으로 설명하면, 프로그램 인에이블 신호(EN)에 따라 소오스 전압 검출 신호(HALF)와 설정된 전압을 비교하여, 소오스 전압 검출 신호(HALF)가 설정된 전압보다 작은 경우에는 설정된 전압을 기준전압(VRFF1)으로 출력하고, 소오스 전압 검출 신호(HALF)가 설정된 전압보다 큰 경우에는 설정된 기준전압(VREF1)보다 ΔV1 높은 전위를 기준전압(VREF2)으로 출력한다.
고전위 발진 블럭(22)은 소오스 전압 검출 신호(HALF)가 하이(high)인 경우와 로우(low)인 경우에 따라 각기 다른 주기를 갖는 고전위 발진 신호(HVOSC)를 발생시킨다. 고전위 발진 신호(HVOSC)는 드레인 전압 펌핑 블럭(23)으로 입력되어 전압의 펌핑 정도를 조절하며, 이에 의해 펌핑된 드레인 전압(DPOUT)은 전압 조정 블럭(24)으로 입력된다. 전압 조정 블럭(24)에서는 기준전압 발생 블럭(21)에서 결정된 기준전압(VREF)을 기준으로 펌핑된 드레인 전압(DPOUT)이 일정한 값을 갖도록 안정화시켜 최종적인 드레인 전압(VPPD)을 출력시킨다. 이 드레인 전압(VPPD)은 메모리 셀 어레이(26) 중에서 Y-디코더(25)에 의해 선택된 메모리 셀의 드레인 단자(DRAIN)로 인가된다.
도시된 것과 같이, 소오스 단자(SOURCE)에는 셀 어레이를 레이아웃으로 구성할 때 필연적으로 발생하는 어레이 그라운드 블럭(27)의 리소오스 저항(RSOURCE)과 NMOS 트랜지스터(N20)에 의해 접지단자(Vss)로 연결되어 진다. 이때, 이상적으로는 소오스 단자의 전위가 0V가 되어야 하는데, 셀의 전류가 리소오스 저항(RSOURCE)과 NMOS 트랜지스터(N20)를 거치면서 생기는 전압 강하에 의해 접지전위보다 높은 전위를 갖게 된다.
본 발명에서는 이 소오스 전위가 원하는 기준 소오스 전압(Main_ref)보다 높아지게 되면 소오스 전압 검출 신호(HALF)를 하이(high)로 하고, 이 신호에 따라 기준전압(VREF)과 고전위 발진 신호(HVOSC)를 조정한다. 드레인 전압의 펌핑 정도는 고전위 발진 신호(HVOSC)에 따라 달라지며, 결과적인 드레인 전압의 안정화는 새롭게 설정된 기준전압(VREF) 및 펌핑된 드레인 전압(DPOUT)에 따라 결정되므로 소오스 전압의 상승에 대응하는 적정한 드레인 전압(VPPD)을 얻을 수 있게 된다.
각 블럭의 상세한 구성은 도 3 내지 도 5를 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 드레인 전압 발생 회로 중 소오스 전압 검출 블럭의 상세 회로도로서, 도 2를 재참조하여 설명하면 다음과 같다.
프로그램 동작은 프로그램 소오스 단자(SOURCE)에 0V, 드레인 단자(DRAIN)에 5V, 콘트롤 게이트 단자에 9V를 각각 인가한 상태에서 프로그램 인에이블 신호(EN)에 따라 시작된다. 그런데 프로그램 동작이 진행되면서 소오스 단자의 전압은 초기전압인 0V에서 어레이 그라운드(27)의 리소오스(RSOURCE) 저항에 의해 점차적으로 증가하게 된다. 이와 같이 증가하는 소오스 전압을 설정된 전압(Main_ref)을 기준으로 하여 논리적 레벨로써 나타내는 부분이 소오스 전압 검출 블럭(20)이다. 즉, 소오스 전압이 기준 소오스 전압(Main_ref)보다 낮은 경우 소오스 전압 검출 블럭(20)의 제 1 비교기(AMP0)의 출력값, 즉 소오스 전압 검출 신호(HALF)는 로우(low)가 되고, 소오스 전압이 기준 소오스 전압(Main_ref)보다 높은 경우에는 다이오드(D1)와 저항(R1)을 통해 접지단자(VSS)로 전류(I)의 흐름이 발생하고 저항(R1)에 의한 전압 강하가 일어나게 되어, 제 1 비교기(AMP0)의 출력값, 즉 소오스 전압 검출 신호(HALF)는 하이(high)가 된다.
도 4a 및 4b는 본 발명에 따른 드레인 전압 발생 회로 중 고전압 발진 블럭의 상세 회로도로서, 도 2를 재참조하여 설명하면 다음과 같다.
소오스 전압 검출 신호(HALF)는 기준전압 발생 블럭(21)으로 인가되는 동시에 고전위 발진 블럭(22)으로도 인가된다. 고전위 발진 블럭(22)은 프로그램 인에이블 신호(EN)가 입력되면, 소오스 전압 검출 신호(HALF) 하이(high) 레벨인지 로우(low) 레벨인지에 따라 각기 다른 주기를 갖는 고전위 발진 신호를 발생시킨다.
도 4a를 참조하면, 프로그램 인에이블 신호(EN)가 하이(high)가 됨과 함께 프로그램 동작이 시작되면 제 1 노드(K41)는 로우(low)가 되고 제 1 노드(K41)의 전위는 피드백되어 반전/지연 회로(41)의 입력 노드인 제 2 노드(K42)로 공급된다. 이때, 소오스 전압 검출 신호(HALF)가 로우(low)이면 즉, 소오스 전압이 기준 소오스 전압(Main_ref)보다 낮은 경우에는 제 1 NMOS 트랜지스터(N41)가 턴오프되고, 제 2 노드(K42)에는 제 2 및 제 3 저항(R2, R3)과 캐패시터(C1)에 의한 RC 지연이 발생하게 된다. 반면, 소오스 전압 검출 신호(HALF)가 하이(high)이면 즉, 소오스 전압이 기준 소오스 전압(Main_ref)보다 큰 경우에는 제 3 저항(R3) 및 캐패시터(C1)에 의한 RC 지연이 발생하게 된다. 프로그램 동작이 시작되는 시점에 제 1 노드(K41)의 전위는 로우(low) 상태를 가지므로 제 2 노드(K42)의 전위 또한 로우(low)상태가 된다. 이에 의해 제 1 및 제 2 PMOS 트랜지스터(P41, P42)는 턴온되는 반면, 제 2 및 제 3 NMOS 트랜지스터(N42, N43)는 턴오프된다. 이에 따라 전원 단자(Vcc)로부터 제 1 및 제 2 PMOS 트랜지스터(P41, P42)를 통해 제 3 노드(K43)로 전원전압이 공급되게 된다. 프로그램 동작시 프로그램 인에이블 신호(EN)는 하이(high)상태를 가지므로 제 3 PMOS 트랜지스터(P43)는 프로그램 동작이 종료되어 프로그램 인에이블 신호가 로우(low)로 될 때까지 턴오프 상태를 유지하게 된다. 제 3 노드(K43)의 전위는 지연 회로(42)로 입력되어, 제 1 및 제 2 인버터(I1, I2)를 통해 낸드(NAND)게이트(G1)로 입력된다. 낸드 게이트(G1)는 제 1 및 제 2 인버터(I1, I2)에 의해 지연된 제 3 노드(K43)의 전위와 프로그램 인에이블 신호(EN)를 비교하여, 두 값이 모두 하이(high)상태를 갖는 경우에만 로우(low)값을 출력하므로, 낸드 게이트(G1)의 출력값은 로우(low)상태가 된다. 낸드 게이트(G1)의 출력값은 제 3 인버터(I3)에서 반전되어 제 1 노드(K41)의 전위를 하이(high)상태가 되게 하며, 이는 제 4 인버터(I4)로 입력되는 한편 제 2 노드(K42)로 피드백된다. 결국 지연 회로(42)의 제 1 출력 신호(HVOSC<0>)는 하이(highj) 상태가 되고, 하이(high) 상태를 갖는 제 2 노드(K42)의 전위에 의해 제 1 및 제 2 PMOS 트랜지스터(P41, P42)가 턴오프되는 반면, 제 2 및 내지 제 4 NMOS 트랜지스터(N42, N43, N44)는 턴온된다. 따라서, 제 4 PMOS 트랜지스터(P44)가 턴온되게 되어 남아있는 전류는 모두 접지단자(VSS)로 유출되게 된다. 결국 제 3 노드(K43)의 전위는 로우(low) 상태가 되고, 이는 지연회로(42)로 입력되어, 제 1 및 제 2 인터버(I1, I2)에 의해 지연된 후 낸드 게이트(G1)에서 프로그램 인에이블 신호(EN)와 비교된다. 제 2 인버터(I2)의 출력값이 로우(low) 상태이고 프로그램 인에이블 신호(EN)가 하이(high)상태이므로 낸드 게이트(G1)의 출력값은 하이(high)상태가 된다. 이는 제 3 인버터(I3)에서 반전되어 제 1 노드(K41)의 전위가 로우(low) 상태를 갖게 하고, 제 4 인버터(I4)로 입력되는 한편 제 2 노드(K42)로 피드백된다. 결국 지연 회로(42)의 제 2 출력 신호(HVOSC<1>)는 로우(low) 상태가 된다. 이와 같은 지연 단계(DL1 ∼ DL6)를 통해 도 4b에 도시된 바와 같이, 각 단계에서 제 1 내지 제 7 고전위 발진 신호(HVOSC<0> ∼ HVOSC<6>)가 발생된다.
이와 같이, 고전위 발진 블럭(22)은 소오스 전압 검출 신호(HALF)에 따라 각기 다른 주기를 갖는 고전위 발진 신호(HVOSC<>)를 발생시키는 역할을 하며, 이 주기에 의해 드레인 전압 펌핑 블럭(23)의 효율이 결정된다.
도 5는 본 발명에 따른 드레인 전압 발생 회로 중 전압 조정 회로의 상세 회로도로서, 도 2를 재참조하여 설명하면 다음과 같다.
전압 조정 블럭(24)은 프로그램 인에이블 신호(EN)에 따라 구동되어, 기준전압 발생 블럭(21)으로부터 결정된 기준전압(VREF)에 의해 펌핑된 드레인 전압(DPOUT)이 무한정 상승되거나 하강하지 않고 일정하게 유지되도록 하는 역할을 한다.
기준전압 발생 블럭(21)으로부터 생성된 기준전압(VREF)은 제 2 비교기(AMP1)로 입력되며, 프로그램 인에이블 신호(EN)가 하이(high)가 됨에 따라 제 2 비교기(AMP1)의 출력값을 피드백시킨 신호(dVFB)와 비교된 후 출력된다. 한편, 제 4 노드(K51)의 전위는 전압 분할 회로(51)로 피드백되어 전압 분할 회로(51)를 구성하는 다이오드의 개수에 따라 분할된다. 제 2 비교기(AMP1)의 출력값(dVREFint)은 전압 분할 회로(51)의 출력값(dreflevel)과 함께 제 3 비교기(AMP2)로 입력된다. 소오스 전압이 기준 소오스 전압(Main_ref)보다 작은 경우, 펌핑된 드레인 전압(DPOUT)이 기준전압(VREF)보다 낮은 경우, 제 3 비교기(AMP2)의 출력은 로우(low) 레벨이 되어, 제 5 PMOS 트랜지스터(P51)를 턴온시키는 반면 제 5 및 제 6 NMOS 트랜지스터(N51, N52)를 턴오프시키고 전송게이트(T1)을 오프시킨다. 이에 의해 출력단자에서는 접지단자(VSS)로의 전류 흐름이 방지되어 출력 단자의 전압이 상승하게 된다. 전압이 어느정도 상승한 후에는 제 3 비교기(AMP2)의 출력이 하이(high) 레벨로 되어 제 5 PMOS 트랜지스터(P51)를 턴오프시키는 반면 제 5 및 제 6 NMOS 트랜지스터(N51, N52)를 턴온시키고 전송게이트(T1)를 온시켜 접지단자(VSS)로 전류의 흐름이 발생하게 되어 전압이 무한정 상승되지 않도록 한다.
여기에서, 소오스 전압이 기준 소오스 전압(Main_ref)보다 낮은 경우와 높은 경우의 기준전압(VREF1와 VREF2)간에 ΔV1 만큼의 전압차가 있으므로, 소오스 전압이 기준 소오스 전압보다 낮은 경우의 드레인 전압(VPPD1)과 높은 경우의 드레인 전압(VPPD2) 간에도 ΔV2 만큼의 차이가 존재하게 된다.
도 6은 본 발명에 따른 드레인 전압 발생 회로의 주요 신호에 대한 타이밍도로서, 이를 참조하여 본 발명에 따른 드레인 전압 결정 방법을 설명하면 다음과 같다.
프로그램 동작이 시작되면(시점 t1) 0V의 전압이 인가되었던 소오스 전압은 차츰 상승하게 된다. 소오스 전압이 기준 소오스 전압(Main_ref)보다 높아지지 않을 때까지 소오스 전압 검출 신호(HALF)는 도 3에서 설명한 바에 의해 로우(low) 레벨을 유지하며, 고전위 발진 블럭(도 4)에서 고전위 발진 신호(HVOSC)는 제 2 및 제 3 저항(R2, R3)과 캐패시터(C1)에 의해 영향을 받는 만큼 지연되게 된다. 기준전압(VREF)은 소오스 전압 검출 신호(HALF)가 로우(low) 레벨임에 대응하는 제 1 기준전압(VREF1)으로 생성되고, 이에 따라 제 1 드레인 전압(VPPD1)이 결정된다.
프로그램 동작이 진행됨에 따라, 어레이 그라운드에서의 전압 강하로 인해 소오스 단자의 전압이 상승하게 되며, 소오스 전압이 기준 소오스 전압보다 높은 값을 갖게 되면(시점 t2), 소오스 전압 검출 신호(HALF)는 하이(high) 레벨로 천이하게 된다. 소오스 전압 검출 신호(HALF)가 하이(high) 레벨이 되면, 고전위 발진 블럭(도 4)의 제 1 NMOS 트랜지스터(N41)가 턴온되어, 고전위 발진 신호(HVOSC)는 제 3 저항(R3)과 캐패시터(C1)에 의해 영향을 받는 만큼 지연되게 된다. 결국, 고전위 발진 신호(HVOSC)의 주기는 소오스 전압이 기준 소오스 전압보다 낮은 경우보다 짧은주기를 갖는 펄스를 발생시킨다. 소오스 전압 검출 신호(HALF)는 또한, 기준전압을 생성하는 것에도 영향을 주므로, 시점(t2) 이후의 기준전압은 제 1 기준전압보다 ΔV1 만큼 높은 값을 갖는 제 2 기준전압(VREF2)으로 결정되며, 드레인 전압 또한 제 1 드레인 전압(VPPD1) 보다 ΔV2 마큼 상승된 제 2 드레인 전압(VPPD2)으로 결정된다.
이와 같은 드레인 전압 발생 회로의 시뮬레이션 결과를 도 7에 나타내었다. 도 7a 및 7b는 본 발명에 따른 드레인 전압 발생 회로를 이용한 플래쉬 메모리 셀의 프로그램 동작시 주요 신호에 대한 시뮬레이션 결과를 나타내는 도면이다.
본 발명에 따르면 플래쉬 메모리 셀의 프로그램시 소오스 전위가 상승하는 것에 따라 드레인 전위도 일정 레벨로 상승시키므로써, 플래쉬 메모리 셀의 소오스 단자와 드레인 단자 간의 전위차가 작아지는 것을 방지할 수 있다. 이에 따라 소오스 단자와 드레인 단자 간의 전위차를 원하는 범위 내에 있도록 할 수 있어, 셀의 프로그램 효율을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 플래쉬 메모리 셀의 소오스 단자에 접속되어, 소오스 전압과 기준 소오스 전압을 비교하여 그 결과에 따라 로우 또는 하이 레벨의 소오스 전압 검출 신호를 출력하는 소오스 전압 검출 블럭과,
    프로그램 인에이블 신호에 따라 구동되어 상기 소오스 전압 검출 신호의 논리적 레벨에 따라 각기 다른 기준전위를 발생시키는 기준전압 발생 블럭과,
    프로그램 인에이블 신호에 따라 구동되어 상기 소오스 전압 검출 신호의 논리적 레벨에 따라 각기 다른 주기를 갖는 고전위 발진 신호를 출력하는 고전위 발진 블럭과,
    프로그램 인에이블 신호에 따라 구동되어 상기 고전위 발진 신호에 의해 결정된 효율에 따라 전압을 상승시켜 펌핑된 드레인 전압을 출력하는 드레인 전압 펌핑 블럭과,
    상기 프로그램 인에이블 신호에 따라 구동되어 상기 기준전위에 따라 펌핑된 드레인 전압을 안정화시켜 출력하는 전압 조정 블럭을 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 소오스 전압 검출 블럭은 소오스 단자와 접지단자 간에 직렬로 접속되는 제 1 다이오드 및 제 1 저항과,
    상기 제 1 다이오드의 출력값 및 기준 소오스 전압을 비교하여 그 결과를 논리적 레벨로 나타내는 제 1 비교기를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.
  3. 제 1 항에 있어서,
    상기 고전위 발진 블럭은 제 1 및 제 2 노드 간에 접속되어 소오스 전압 검출 신호에 따라 구동되는 제 1 NMOS 트랜지스터 및 이와 병렬로 접속되는 제 2 저항과,
    상기 제 2 노드 및 제 3 노드 간에 접속되는 제 3 저항과,
    상기 제 3 노드 및 접지단자 간에 접속되는 제 1 캐패시터와,
    상기 제 3 노드의 전위에 따라 구동되어 상기 제 3 노드의 전위를 반전 및 지연시키기 위한 반전/지연 회로와,
    상기 반전/지연 회로의 출력전위를 지연시켜 출력하는 지연 회로를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.
  4. 제 3 항에 있어서,
    상기 반전/지연 회로는 전원단자 및 제 4 노드 간에 직렬 접속되어 상기 제 3 노드의 전위에 따라 구동되는 제 1 PMOS 트랜지스터 및 제 2 PMOS 트랜지스터와,
    상기 제 4 노드 및 접지단자 간에 직렬 접속되어 상기 제 4 노드의 전위에 따라 구동되는 제 2 NMOS 트랜지스터 및 제 3 NMOS 트랜지스터와,
    상기 제 1 PMOS 트랜지스터의 소오스 단자 및 접지단자 간에 접속되어 상기 제 4 노드의 전위에 따라 구동되는 제 3 PMOS 트랜지스터와,
    전원단자와 상기 제 4 노드간에 접속되어 프로그램 인에이블 신호에 따라 구동되는 제 4 PMOS 트랜지스터와,
    전원단자 및 상기 제 2 NMOS 트랜지스터의 드레인 단자 간에 접속되어 상기 제 4 노드의 전위에 따라 구동되는 제 4 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.
  5. 제 3 항에 있어서,
    상기 지연 회로는 상기 반전/지연 회로의 출력 전위를 반전시키는 제 1 및 제 2 인버터와,
    상기 제 2 인버터의 출력전위 및 프로그램 인에이블 신호를 입력으로 하여 두 입력값이 모두 하이 레벨인 경우에만 로우 레벨의 전위를 출력하는 논리 소자와,
    상기 논리 소자의 출력값을 반전 및 지연시키기 위한 제 3 내지 제 5 인버터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.
  6. 제 5 항에 있어서,
    상기 논리 소자는 낸드 게이트를 이용하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.
  7. 제 1 항에 있어서,
    상기 전압 조정 블럭은 프로그램 인에이블 신호에 따라 구동되어 기준전위 및 이의 피드백값을 비교하여 출력하는 제 2 비교기와,
    출력단자에 인가된 전위를 분할하기 위한 전압 분할 회로와,
    프로그램 인에이블 신호에 따라 구동되고 펌핑된 드레인 전위를 제어신호로 하여, 상기 제 2 비교기의 출력값 전압 분할 회로의 출력값을 비교하여 출력하는 제 3 비교기와,
    드레인 펌핑 블럭의 출력단자 및 제 6 노드 간에 직렬로 접속되어 상기 제 3 비교기의 출력값에 의해 구동되는 제 5 PMOS 트랜지스터, 제 5 NMOS 트랜지스터 및 제 6 NMOS 트랜지스터와,
    상기 제 6 노드 및 접지단자 간에 접속되어 상기 제 6 NMOS 트랜지스터의 드레인 단자 전위에 의해 구동되는 제 7 NMOS 트랜지스터와,
    상기 제 3 비교기의 출력전위를 출력단자로 전달하기 위한 전송 게이트와,
    상기 전송 게이트와 접지단자 간에 접속되어, 상기 전송 게이트의 출력 단자 전위에 의해 구동되는 제 8 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.
  8. 제 7 항에 있어서,
    상기 전압 분할 회로는 상기 전압 조정 회로의 출력 단자 및 접지단자 간에 직렬로 연결된 다수의 다이오드로 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.
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