KR20010003265A - Tolerant type output driver - Google Patents

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Abstract

PURPOSE: An output driver of tolerant type is provided to prevent wrong operation caused by bouncing among source voltages. CONSTITUTION: The first PMOS/NMOS transistors(P1,N1) are connected between the first source voltage(VDD1) and output terminal/output terminal and ground voltage while having gates receiving the third/second source voltages(VDD3,VDD2). The second/third source voltages are generated by falling the first/second source voltages for a threshold voltage through the first/second diodes. The second PMOS/NMOS transistors(P2,N2) are connected between the first source voltage and the first PMOS transistor/the first NMOS transistor and ground voltage while having gates receiving the first/second input signals.

Description

톨러런트 형 출력 드라이버{Tolerant type output driver}Tolerant type output driver

본 발명은 반도체장치의 출력 드라이버에 관한 것으로, 특히 아나로그 반도체장치에 있어서 혼합전압(Mixed Voltage)를 인터페이스하는 출력 드라이버에 관한 것이다.The present invention relates to an output driver of a semiconductor device, and more particularly to an output driver for interfacing a mixed voltage in an analog semiconductor device.

아나로그 반도체장치에 있어서 혼합전압을 인터페이스하기 위해서는 레벨 쉬프터(Level Shifter)가 사용된다. 상기 레벨 쉬프터는 출력 드라이버라 불리기도 하며 이하 출력 드라이버라 명명하겠다. 일반적으로 공정내압 이하의 경우에는 단순한 출력 드라이버가 사용될 수 있으나, 공정내압 이상의 경우에는 톨러런트(Tolerant) 형 출력 드라이버가 사용되어야 한다. 그런데 톨러런트 형 출력 드라이버에서는 전압레벨이 서로 다른 여러개의 전원전압이 사용되며, 또한 상기 톨러런트 형 출력 드라이버가 공정내압 이하로 설계되었다고 하더라도 상기 서로 다른 여러개의 전원전압 사이의 바운싱(Bouncing)에 기인하여 최악의 경우 공정내압 이상으로 될 경우도 발생될 수 있다.In an analog semiconductor device, a level shifter is used to interface a mixed voltage. The level shifter is also called an output driver and will be referred to as an output driver hereinafter. In general, a simple output driver may be used below the breakdown voltage, but a tolerant output driver should be used above the breakdown voltage. However, in a tolerant type output driver, a plurality of power supply voltages having different voltage levels are used, and even if the tolerant type output driver is designed to be below a process breakdown voltage, it is caused by bouncing between the different power supply voltages. In the worst case, the pressure may be higher than the process pressure.

도 1은 종래의 톨러런트 형 출력 드라이버의 회로도이다.1 is a circuit diagram of a conventional tolerant output driver.

도 1을 참조하면, 상기 종래의 톨러런트 형 출력 드라이버는, 5볼트 전원전압(VDD1)과 출력단(Vo) 사이에 직렬접속되는 피모스 트랜지스터들(P1,P2), 상기 출력단(Vo)과 접지전압(GND) 사이에 직렬접속되는 엔모스 트랜지스터들(N1,N2)를 구비한다.Referring to FIG. 1, the conventional tolerant output driver includes PMOS transistors P1 and P2 connected in series between a 5-volt power supply voltage VDD1 and an output terminal Vo, and the output terminal Vo and ground. The NMOS transistors N1 and N2 are connected in series between the voltage GND.

또한 상기 피모스 트랜지스터(P1)의 게이트에는 제1입력신호(PG)가 인가되고 상기 피모스 트랜지스터(P2)의 게이트에는 1.7볼트 전원전압(VDD3)가 인가된다. 상기 엔모스 트랜지스터(N1)의 게이트에는 3.3볼트 전원전압(VDD2)가 인가되고 상기 엔모스 트랜지스터(N2)의 게이트에는 제2입력신호(NG)가 인가된다. 여기에서 상기 피모스 트랜지스터(P2)의 게이트에는 약 1.7볼트가 인가되고 상기 엔모스 트랜지스터(N1)의 게이트에는 약 3.3볼트가 인가되는 데, 이는 톨러런트한 구조를 구현하기 위해서 필수적인 요건이다.In addition, a first input signal PG is applied to a gate of the PMOS transistor P1, and a 1.7 volt power supply voltage VDD3 is applied to a gate of the PMOS transistor P2. The 3.3 volt power supply voltage VDD2 is applied to the gate of the NMOS transistor N1, and the second input signal NG is applied to the gate of the NMOS transistor N2. Here, about 1.7 volts is applied to the gate of the PMOS transistor P2 and about 3.3 volts is applied to the gate of the NMOS transistor N1, which is an essential requirement for implementing a tolerant structure.

그런데 종래기술에서는 상기 3.3볼트 전원전압(VDD2)은 소정의 내부 전원전압 발생회로에서 외부에서 인가되는 상기 5볼트 전원전압(VDD1)을 이용하여 발생되고, 또한 상기 1.7볼트 전원전압(VDD3)도 소정의 내부 전원전압 발생회로에서 상기 3.3볼트 전원전압(VDD2)을 이용하여 발생된다. 이에 따라 도 2에서 볼 수 있듯이 상기 5볼트 전원전압(VDD1)과 상기 3.3볼트 전원전압(VDD2), 및 상기 1.7볼트 전원전압(VDD3)에서 각각 바운싱이 발생될 수 있다. 이때 예컨데 도 2에 도시된 바와 같이 상기 5볼트 전원전압(VDD1)의 바운싱과 상기 3.3볼트 전원전압(VDD2)의 바운싱이 서로 다른 방향으로 발생될 경우, 상기 엔모스 트랜지스터(N1)의 게이트와 드라인 사이의 전압이 공정내압 허용 전압치인 3.3볼트 이상이 될 수 있다.However, in the prior art, the 3.3-volt power supply voltage VDD2 is generated using the 5-volt power supply voltage VDD1 externally applied from a predetermined internal power supply voltage generation circuit, and the 1.7-volt power supply voltage VDD3 is also predetermined. Is generated using the 3.3-volt power supply voltage VDD2 in the internal power supply voltage generation circuit. Accordingly, as shown in FIG. 2, bouncing may occur at the 5-volt power supply voltage VDD1, the 3.3-volt power supply voltage VDD2, and the 1.7-volt power supply voltage VDD3, respectively. In this case, for example, as shown in FIG. 2, when the 5 volt power supply voltage VDD1 and the 3.3 volt power supply voltage VDD2 are generated in different directions, the gate and the drive of the NMOS transistor N1 are generated. The voltage between phosphorus can be more than 3.3 volts, which is the tolerance for process voltage.

이러한 경우 상기 톨러런트 형 출력 드라이버의 신뢰도에 영향을 주게 되며 이러한 현상이 반복될 수 록 상기 톨러런트 형 출력 드라이버가 열화되어 오동작하게 된다.In this case, the reliability of the tolerant output driver is affected, and as the phenomenon is repeated, the tolerant output driver is deteriorated and malfunctions.

따라서 본 발명이 이루고자하는 기술적 과제는, 전원전압 사이의 바운싱에 기인하는 오동작을 방지할 수 있는 톨러런트 형 출력 드라이버를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a tolerant output driver capable of preventing malfunction due to bouncing between power supply voltages.

도 1은 종래의 톨러런트 형 출력 드라이버의 회로도1 is a circuit diagram of a conventional tolerant output driver

도 2는 도 1에 도시된 전원전압(VDD1) 및 전원전압(VDD2)의 파형도FIG. 2 is a waveform diagram of a power supply voltage VDD1 and a power supply voltage VDD2 shown in FIG. 1.

도 3은 본 발명의 실시예에 따른 톨러런트 형 출력 드라이버의 회로도3 is a circuit diagram of a tolerant output driver according to an embodiment of the present invention.

도 4는 도 3에 도시된 전압강하 회로에서 출력되는 제1전원전압(VDD1) 및 제2전원전압(VDD2)의 파형도4 is a waveform diagram of a first power supply voltage VDD1 and a second power supply voltage VDD2 output from the voltage drop circuit shown in FIG. 3.

상기의 기술적 과제를 달성하기 위한 본 발명에 따른 톨러런트 형 출력 드라이버는, 제1전원전압과 출력단 사이에 접속되고 게이트에 제3전원전압이 인가되는 제1피모스 트랜지스터; 및 상기 출력단과 접지전압 사이에 접속되고 게이트에 제2전원전압이 인가되는 제1엔모스 트랜지스터를 구비하고, 상기 제2전원전압은 상기 제1전원전압이 제1다이오드를 통해 문턱전압만큼 전압강하되어 발생되고 상기 제3전원전압은 상기 제2전원전압이 제2다이오드를 통해 문턱전압만큼 전압강하되어 발생되는 것을 특징으로 한다.Tolerant output driver according to the present invention for achieving the above technical problem is a first PMOS transistor connected between the first power supply voltage and the output terminal and the third power supply voltage is applied to the gate; And a first NMOS transistor connected between the output terminal and the ground voltage and applying a second power supply voltage to a gate, wherein the second power supply voltage has a voltage drop of the first power supply voltage by a threshold voltage through the first diode. And the third power supply voltage is generated by dropping the second power supply voltage by a threshold voltage through the second diode.

상기 톨러런트 형 출력 드라이버는, 상기 제1전원전압과 상기 제1피모스 트랜지스터 사이에 접속되고 게이트에 제1입력신호가 인가되는 제2피모스 트랜지스터; 상기 제1엔모스 트랜지스터와 상기 접지전압 사이에 접속되고 게이트에 제2입력신호가 인가되는 제2엔모스 트랜지스터를 더 구비한다.The tolerant output driver may include: a second PMOS transistor connected between the first power supply voltage and the first PMOS transistor and to which a first input signal is applied to a gate; And a second NMOS transistor connected between the first NMOS transistor and the ground voltage and to which a second input signal is applied to a gate.

바람직한 실시예에 의하면, 상기 제1 및 제2다이오드는, 각각 드레인과 게이트가 공통 접속된 엔모스 트랜지스터로 구성된다.According to a preferred embodiment, the first and second diodes each comprise an NMOS transistor having a common drain and a gate connected thereto.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 동일한 부호 및 번호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Like numbers and numbers in the drawings refer to like elements.

도 3은 본 발명의 실시예에 따른 톨러런트 형 출력 드라이버의 회로도이다.3 is a circuit diagram of a tolerant output driver according to an embodiment of the present invention.

도 3을 참조하면, 상기 본 발명의 실시예에 따른 톨러런트 형 출력 드라이버는, 외부에서 인가되는 제1전원전압인 5볼트 전원전압(VDD1)과 출력단(Vo) 사이에 직렬접속되는 피모스 트랜지스터들(P1,P2), 상기 출력단(Vo)과 접지전압(GND) 사이에 직렬접속되는 엔모스 트랜지스터들(N1,N2)를 구비한다.Referring to FIG. 3, the tolerant output driver according to the exemplary embodiment of the present invention includes a PMOS transistor connected in series between a 5-volt power supply voltage VDD1, which is a first power supply voltage applied from the outside, and an output terminal Vo. (P1, P2) and NMOS transistors (N1, N2) connected in series between the output terminal (Vo) and the ground voltage (GND).

또한 상기 피모스 트랜지스터(P1)의 게이트에는 제1입력신호(PG)가 인가되고 상기 피모스 트랜지스터(P2)의 게이트에는 제3전원전압(VDD3)가 인가된다. 상기 엔모스 트랜지스터(N1)의 게이트에는 제2전원전압(VDD2)가 인가되고 상기 엔모스 트랜지스터(N2)의 게이트에는 제2입력신호(NG)가 인가된다.In addition, a first input signal PG is applied to a gate of the PMOS transistor P1, and a third power supply voltage VDD3 is applied to a gate of the PMOS transistor P2. The second power supply voltage VDD2 is applied to the gate of the NMOS transistor N1, and the second input signal NG is applied to the gate of the NMOS transistor N2.

특히 상기 제2전원전압(VDD2)은 상기 제1전원전압(VDD1)이 전압강하 회로(30)의 제1다이오드(N3)를 통해 문턱전압(Vth)만큼 전압강하되어 발생되고, 이에 따라 상기 제2전원전압(VDD2)은 VDD1-Vth가 된다. 또한 상기 제3전원전압(VDD3)은 상기 제2전원전압(VDD2)이 상기 전압강하 회로(30)의 제2다이오드(N4)를 통해 문턱전압만큼 전압강하되어 발생되고, 이에 따라 상기 제3전원전압(VDD3)은 VDD1-2Vth가 된다. 여기에서 상기 문턱전압(Vth)은 약 1.6-1.7볼트로 유지한다.In particular, the second power supply voltage VDD2 is generated when the first power supply voltage VDD1 is voltage-dropped by the threshold voltage Vth through the first diode N3 of the voltage drop circuit 30. The two power supply voltages VDD2 become VDD1-Vth. In addition, the third power supply voltage VDD3 is generated when the second power supply voltage VDD2 is voltage-dropped by a threshold voltage through the second diode N4 of the voltage drop circuit 30. The voltage VDD3 becomes VDD1-2Vth. Here, the threshold voltage Vth is maintained at about 1.6-1.7 volts.

상기 제1다이오드(N3)는 드레인과 게이트가 상기 제1전원전압(VDD1)에 공통 접속되고 소오스로부터 상기 제2전원전압(VDD2)이 출력되는 엔모스 트랜지스터로 구성되며, 상기 제2다이오드(N4)는 드레인과 게이트가 상기 제2전원전압(VDD2)에 공통 접속되고 소오스로부터 상기 제3전원전압(VDD3)이 출력되는 엔모스 트랜지스터로 구성된다. 여기에서는 제1 및 제2다이오드(N3,N4)가 엔모스 트랜지스터로 구성되어 있으나 필요에 따라 다른 소자들을 이용하여 구성될 수 있는 것은 자명하다.The first diode N3 includes an NMOS transistor having a drain and a gate connected to the first power supply voltage VDD1 in common, and outputting the second power supply voltage VDD2 from a source, and the second diode N4. ) Is composed of an NMOS transistor whose drain and gate are commonly connected to the second power supply voltage VDD2, and the third power supply voltage VDD3 is output from the source. Here, although the first and second diodes N3 and N4 are configured as NMOS transistors, it is obvious that the first and second diodes N3 and N4 may be configured using other elements as necessary.

도 4는 도 3에 도시된 전압강하 회로에서 출력되는 상기 제1전원전압(VDD1) 및 상기 제2전원전압(VDD2)의 파형도이다.4 is a waveform diagram of the first power supply voltage VDD1 and the second power supply voltage VDD2 output from the voltage drop circuit shown in FIG. 3.

상술하였듯이 상기 제2전원전압(VDD2)은 상기 제1전원전압(VDD1)이 전압강하되어 발생되므로, 도 4에서 볼 수 있듯이 상기 제1전원전압(VDD1)이 소정의 방향으로 바운싱할 때 상기 제2전원전압(VDD2)도 동일한 방향으로 바운싱하게 된다. 이에 따라 상기 제1전원전압(VDD1)과 상기 제2전원전압(VDD2) 사이의 전압차가 안정적으로 일정하게 유지되므로, 상기 각 트랜지스터들의 게이트와 드레인 사이의 전압, 게이트와 소오스 사이의 전압이 공정내압 이하로 유지될 수 있다.As described above, the second power supply voltage VDD2 is generated by the voltage drop of the first power supply voltage VDD1, and thus, when the first power supply voltage VDD1 bounces in a predetermined direction, as shown in FIG. The two power supply voltages VDD2 are also bounced in the same direction. Accordingly, since the voltage difference between the first power supply voltage VDD1 and the second power supply voltage VDD2 is stably maintained, the voltage between the gate and the drain of each transistor and the voltage between the gate and the source are processed withstand voltage. It can be kept below.

따라서 상술한 본 발명에 따른 톨러런트 형 출력 드라이버는, 높은 신뢰도를 가지며 전원전압 사이의 바운싱에 기인하는 오동작을 방지할 수 있는 장점이 있다.Therefore, the tolerant output driver according to the present invention has an advantage of having high reliability and preventing malfunction due to bouncing between power supply voltages.

Claims (3)

제1전원전압과 출력단 사이에 접속되고 게이트에 제3전원전압이 인가되는 제1피모스 트랜지스터; 및A first PMOS transistor connected between the first power supply voltage and the output terminal and to which a third power supply voltage is applied to the gate; And 상기 출력단과 접지전압 사이에 접속되고 게이트에 제2전원전압이 인가되는 제1엔모스 트랜지스터를 구비하고,A first NMOS transistor connected between the output terminal and the ground voltage and to which a second power supply voltage is applied to a gate; 상기 제2전원전압은 상기 제1전원전압이 제1다이오드를 통해 문턱전압만큼 전압강하되어 발생되고, 상기 제3전원전압은 상기 제2전원전압이 제2다이오드를 통해 문턱전압만큼 전압강하되어 발생되는 것을 특징으로 하는 출력 드라이버.The second power supply voltage is generated by dropping the first power supply voltage by a threshold voltage through a first diode, and the third power supply voltage is generated by dropping the second power supply voltage by a threshold voltage through a second diode. Output driver, characterized in that. 제1항에 있어서, 상기 출력 드라이버는,The method of claim 1, wherein the output driver, 상기 제1전원전압과 상기 제1피모스 트랜지스터 사이에 접속되고 게이트에 제1입력신호가 인가되는 제2피모스 트랜지스터;A second PMOS transistor connected between the first power supply voltage and the first PMOS transistor and to which a first input signal is applied to a gate; 상기 제1엔모스 트랜지스터와 상기 접지전압 사이에 접속되고 게이트에 제2입력신호가 인가되는 제2엔모스 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 드라이버.And a second NMOS transistor connected between the first NMOS transistor and the ground voltage and to which a second input signal is applied to a gate. 제1항에 있어서, 상기 제1 및 제2다이오드는, 각각 드레인과 게이트가 공통 접속된 엔모스 트랜지스터인 것을 특징으로 하는 출력 드라이버.The output driver according to claim 1, wherein the first and second diodes are NMOS transistors each having a common drain and a gate connected thereto.
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