KR20010001205A - Silicon wafer etch method for forming shallow trench isolation - Google Patents
Silicon wafer etch method for forming shallow trench isolation Download PDFInfo
- Publication number
- KR20010001205A KR20010001205A KR1019990020273A KR19990020273A KR20010001205A KR 20010001205 A KR20010001205 A KR 20010001205A KR 1019990020273 A KR1019990020273 A KR 1019990020273A KR 19990020273 A KR19990020273 A KR 19990020273A KR 20010001205 A KR20010001205 A KR 20010001205A
- Authority
- KR
- South Korea
- Prior art keywords
- silicon wafer
- etching
- exposed
- mask
- trench
- Prior art date
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 60
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 60
- 239000010703 silicon Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000002955 isolation Methods 0.000 title claims description 18
- 238000005530 etching Methods 0.000 claims abstract description 45
- 150000004767 nitrides Chemical class 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims description 13
- 229920000642 polymer Polymers 0.000 claims description 11
- 238000001020 plasma etching Methods 0.000 claims description 10
- 229910052731 fluorine Inorganic materials 0.000 claims description 7
- 239000011737 fluorine Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 4
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 238000004140 cleaning Methods 0.000 abstract description 3
- 229910015844 BCl3 Inorganic materials 0.000 abstract 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 44
- 239000007789 gas Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 8
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
Description
본 발명은 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정에 관한 것으로, 더욱 상세하게는 실리콘웨이퍼의 반도체 소자 분리 영역에 트렌치 영역을 정의하기 위하여 실리콘웨이퍼를 모트 식각하는 방법에 관한 것이다.The present invention relates to a process for manufacturing a shallow trench for semiconductor device isolation, and more particularly, to a method of mort etching a silicon wafer to define a trench region in the semiconductor device isolation region of the silicon wafer.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법이 이용되어 왔다.In general, a method of separating a semiconductor device has been used a local oxidation of silicon (LOCOS) device separation method using a nitride film as a selective oxidation method.
LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열 산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.Since the LOCOS device isolation method thermally oxidizes the silicon wafer itself using a nitride film as a mask, the process is simple and there is a great advantage that the device stress problem of the oxide film is small, and the oxide film produced is good.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.However, when the LOCOS device isolation method is used, the area occupied by the device isolation region is not only limited in miniaturization but also causes a bird's beak.
이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(STI ; shallow trench isolation)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리하다.In order to overcome this, a trench trench isolation (STI) technique is an alternative to the LOCOS isolation scheme. In trench device isolation, since trenches are made in silicon wafers to insulate the insulating material, the area occupied by device isolation regions is small, which is advantageous for miniaturization.
이러한 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정은, 실리콘웨이퍼 상부에 패드 산화막과 질화막을 형성하고, 그 상부에 트렌치 식각을 위한 모트 패턴을 형성한다, 그리고, 모트 패턴을 마스크로 드러난 질화막과 패드 산화막을 식각하여 제거하고, 다시 드러난 실리콘웨이퍼를 일정 깊이까지 식각하여 트렌치를 형성한다. 이후, 모트 패턴을 제거하고, 상압 화학 기상 증착(atmospheric pressure chemical vapor deposition, APCVD)에 의해 산화막을 두껍게 증착하여 트렌치를 매입한다. 그리고, 에치백(etch-back) 또는 화학 기계적 연마(chemical mechanical polishing, CMP)에 의해 질화막을 버퍼층으로 하여 산화막을 평탄화한 후, 드러난 질화막을 습식 식각에 의해 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.In the process of manufacturing a shallow trench for semiconductor device isolation, a pad oxide film and a nitride film are formed on the silicon wafer, a moat pattern for trench etching is formed on the silicon wafer, and the nitride film and the pad where the mott pattern is exposed as a mask are formed. The oxide film is etched and removed, and the exposed silicon wafer is etched to a certain depth to form a trench. Thereafter, the mort pattern is removed, and the oxide film is thickly deposited by atmospheric pressure chemical vapor deposition (APCVD) to fill the trench. After the planarization of the oxide film using the nitride film as a buffer layer by etch-back or chemical mechanical polishing (CMP), the exposed nitride film is removed by wet etching to form a shallow trench for semiconductor device isolation. Complete
그러면, 이러한 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정에서 얕은 트렌치 형성을 위한 실리콘웨이퍼 식각 방법을 도 1a와 도 1b를 참조하여 설명한다.Next, a silicon wafer etching method for forming a shallow trench in a process of manufacturing a shallow trench for semiconductor device isolation will be described with reference to FIGS. 1A and 1B.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 후속 공정에서 증착되는 질화막과 실리콘웨이퍼와의 응력을 감소시키기 위하여 패드 산화막(2)을 형성하고, 그 상부에 화학 기상 증착에 의해 후속 에치백 또는 화학 기계적 연마(chemical mechanical polishing, CMP) 공정에서의 버퍼층으로 사용하기 위한 질화막(3)을 증착한다. 그리고, 질화막(3) 상부에 트렌치 식각을 위한 모트 패턴(4)을 형성한다. 이후, 실리콘웨이퍼(1)를 식각 장비의 식각 챔버에 로딩(loading)하여 모트 패턴(4)을 마스크로 드러난 질화막(3)과 패드 산화막(2)을 식각하여 반도체 소자 분리 영역의 실리콘웨이퍼(1)가 드러나도록 한 다음 식각 챔버로부터 언로딩(unloading)한다..First, as shown in FIG. 1A, a pad oxide film 2 is formed to thermally oxidize the silicon wafer 1 to reduce the stress between the nitride film and the silicon wafer deposited in a subsequent process, and then a chemical vapor deposition is formed thereon. Thereby depositing a nitride film 3 for use as a buffer layer in a subsequent etch back or chemical mechanical polishing (CMP) process. Then, the mort pattern 4 for trench etching is formed on the nitride film 3. Subsequently, the silicon wafer 1 is loaded into an etching chamber of an etching apparatus to etch the nitride film 3 and the pad oxide film 2 exposed by the mask pattern 4 as a mask to etch the silicon wafer 1 in the semiconductor device isolation region. ), Then unload from the etch chamber.
그 다음 도 1b에 도시한 바와 같이, 트렌치 형성을 위한 실리콘웨이퍼 식각을 위하여, 실리콘웨이퍼(1)를 식각 챔버에 로딩한 후, 모트 패턴(4)을 마스크로 드러난 실리콘웨이퍼(11)를 플라즈마 식각에 의해 목표 두께(트렌치 형성을 위해 원하는 두께) 만큼 식각함으로써 반도체 소자 분리 영역에 트렌치를 형성한다.Next, as shown in FIG. 1B, in order to etch the silicon wafer for trench formation, after the silicon wafer 1 is loaded into the etching chamber, the silicon wafer 11 exposed with the moat pattern 4 as a mask is plasma-etched. To form a trench in the semiconductor device isolation region by etching the target thickness (the desired thickness for trench formation).
이와 같은 종래의 방법에서는 실리콘웨이퍼의 플라즈마 식각을 위해 일반적으로 Cl2및/또는 HBr 가스를 사용하는 데, 실리콘웨이퍼의 식각시 플라즈마에 노출된 영역에서는 Cl 및/또는 Br이 함유된 폴리머층(도 1b의 5)이 형성된다. 따라서 실리콘웨이퍼의 식각 이후, 실리콘웨이퍼를 식각 챔버에서 언로딩하여 식각 장비내의 대기에 노출될 때 폴리머층이 수분과 반응하여 부식성 가스인 HCl 및/또는 HBr을 생성시키게 되고, 이러한 화합물이 식각 장비의 로드-록(load-lock) 챔버나 SMIF(standard mechanical interface)를 형성하고 있는 물질을 부식시킨다.In the conventional method, Cl 2 and / or HBr gas is generally used for plasma etching silicon wafers, and the polymer layer containing Cl and / or Br in the region exposed to plasma during etching of the silicon wafer (Fig. 5) of 1b is formed. Therefore, after etching the silicon wafer, the silicon wafer is unloaded from the etching chamber and when exposed to the atmosphere in the etching equipment, the polymer layer reacts with moisture to produce corrosive gases HCl and / or HBr. Corrosive materials that form load-lock chambers or standard mechanical interfaces (SMIFs).
따라서 다음 사이클(cycle)에서 트렌치 식각을 위해 실리콘웨이퍼가 식각 장비에 장입될 경우, 식각 장비의 부식된 물질이 떨어져 나와 마이크(micro)로 마스크 역할을 한다. 그러면 실리콘웨이퍼의 식각시 이 마이크로 마스크에 의해 식각되지 않는 부분이 발생하므로 반도체 소자의 소자 분리 특성을 저하시킬 뿐만 아니라 반도체 소자 제조 공정의 수율을 저하시킨다.Therefore, when the silicon wafer is loaded into the etching equipment for the trench etching in the next cycle, the corroded material of the etching equipment comes off and acts as a mask as a microphone. As a result, a portion that is not etched by the micro mask during etching of the silicon wafer is generated, thereby lowering the device isolation characteristics of the semiconductor device and lowering the yield of the semiconductor device manufacturing process.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 트렌치 형성을 위한 실리콘웨이퍼의 식각 이후 실리콘웨이퍼가 대기중에 노출될때 발생하는 부식성 가스를 제거하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to remove corrosive gas generated when the silicon wafer is exposed to the atmosphere after etching the silicon wafer for trench formation.
도 1a와 도 1b는 종래의 방법에 따라 얕은 트렌치 형성을 위한 실리콘웨이퍼를 식각하는 공정을 개략적으로 도시한 것이고,1A and 1B schematically illustrate a process of etching a silicon wafer for forming a shallow trench according to a conventional method,
도 2a 내지 도 2c는 본 발명에 따라 얕은 트렌치 형성을 위한 실리콘웨이퍼를 식각하는 공정을 개략적으로 도시한 것이다.2A-2C schematically illustrate a process of etching a silicon wafer for shallow trench formation in accordance with the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 모트 패턴을 마스크로 드러난 실리콘웨이퍼를 Cl2및/또는 BCl3및/또는 HBr 가스에 의한 플라즈마 식각할 경우 형성되는 Cl 및/또는 Br이 포함되어 있는 폴리머층을 O2및/또는 불소(F)가 함유된 가스에 의한 플라즈마 식각으로 제거하는 것을 특징으로 한다.In order to achieve the above object, the present invention includes a Cl and / or Br formed when the plasma etching the silicon wafer exposed to the mask of the mort pattern by Cl 2 and / or BCl 3 and / or HBr gas The polymer layer may be removed by plasma etching with a gas containing O 2 and / or fluorine (F).
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명에 따라 얕은 트렌치 형성을 위한 실리콘웨이퍼를 식각하는 공정을 개략적으로 도시한 것이다.2A-2C schematically illustrate a process of etching a silicon wafer for shallow trench formation in accordance with the present invention.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 후속 공정에서 증착되는 질화막과 실리콘웨이퍼와의 응력을 감소시키기 위하여 패드 산화막(12)을 형성하고, 그 상부에 화학 기상 증착에 의해 후속 에치백 또는 화학 기계적 연마 공정에서의 버퍼층으로 사용하기 위한 질화막(13)을 증착한다. 그리고, 질화막(13) 상부에 트렌치 식각을 위한 모트 패턴(14)을 형성한다. 이후, 실리콘웨이퍼(11)를 식각 장비의 식각 챔버에 로딩하여 모트 패턴(14)을 마스크로 드러난 질화막(13)과 패드 산화막(12)을 식각하여 반도체 소자 분리 영역의 실리콘웨이퍼(11)가 드러나도록 한 다음 식각 챔버로부터 실리콘웨이퍼(11)를 언로딩한다.First, as illustrated in FIG. 2A, a pad oxide film 12 is formed to thermally oxidize the silicon wafer 11 to reduce stress between the nitride film and the silicon wafer deposited in a subsequent process, and then a chemical vapor deposition is formed thereon. Thereby depositing a nitride film 13 for use as a buffer layer in subsequent etch back or chemical mechanical polishing processes. Then, the mort pattern 14 for trench etching is formed on the nitride layer 13. Subsequently, the silicon wafer 11 is loaded into an etching chamber of an etching apparatus to etch the nitride film 13 and the pad oxide film 12 exposed with the mott pattern 14 as a mask to expose the silicon wafer 11 in the semiconductor device isolation region. Then, the silicon wafer 11 is unloaded from the etching chamber.
그 다음 도 2b에 도시한 바와 같이, 트렌치 형성을 위한 실리콘웨이퍼 식각을 위하여, 실리콘웨이퍼(11)를 식각 챔버에 로딩한 후, 모트 패턴(14)을 마스크로 드러난 실리콘웨이퍼(11)를 Cl2및/또는 BCl3및/또는 HBr 가스를 이용한 플라즈마 식각에 의해 목표한 두께의 일부분만 식각한다. 그러면, 실리콘웨이퍼(11)의 식각시 플라즈마에 노출된 부분에 Cl 및/또는 Br이 포함되어 있는 폴리머층(15)이 형성된다. 이때, 종래와 같이 실리콘웨이퍼를 식각 챔버에서 언로딩하여 식각 장비내의 대기에 노출시키면 Cl 및/또는 Br이 포함되어 있는 폴리머층(15)이 수분과 반응하여 부식성 가스인 HCl 및/또는 HBr을 생성시키게 되고, 이러한 화합물이 식각 장비를 부식시키게 되고, 부식된 물질이 떨어져 나와 다음 사이클의 실리콘웨이퍼 상부에 놓여 마이크로 마스크 역할을 하게 된다.Next, as shown in FIG. 2B, after the silicon wafer 11 is loaded into the etching chamber for etching the silicon wafer for trench formation, the silicon wafer 11 exposed with the moat pattern 14 as a mask is replaced with Cl 2. And / or only a portion of the target thickness is etched by plasma etching with BCl 3 and / or HBr gas. Then, the polymer layer 15 including Cl and / or Br is formed in the portion exposed to the plasma during etching of the silicon wafer 11. At this time, when the silicon wafer is unloaded in the etching chamber and exposed to the atmosphere in the etching equipment, the polymer layer 15 containing Cl and / or Br reacts with moisture to generate HCl and / or HBr as corrosive gases. These compounds cause the etching equipment to corrode, and the corroded material comes off and sits on top of the silicon wafer in the next cycle to act as a micromask.
따라서, 도 2c에 도시한 바와 같이, Cl2및/또는 BCl3및/또는 HBr 가스를 이용한 플라즈마 식각에 의해 목표한 두께의 일부분만 식각된 실리콘웨이퍼(11)를 식각 챔버에서 언로딩하지 않고, 인-시튜(in-situ) 공정에 의해 대기 개방없이 O2및/또는 SF6, CF4, CHF3등 불소(F)가 함유된 가스를 이용한 플라즈마 식각에 의해 나머지 원하는 깊이 만큼 실리콘웨이퍼(11)를 식각한다. 이때, 실리콘웨이퍼(11)의 식각 깊이는 2nm 내지 50nm 정도로 하는 것이 바람직하다.Therefore, as shown in FIG. 2C, the silicon wafer 11 in which only a portion of the target thickness is etched by plasma etching using Cl 2 and / or BCl 3 and / or HBr gas is not unloaded in the etching chamber. Silicon wafer (11) to the desired depth by plasma etching using O 2 and / or fluorine (F) containing gas such as SF 6 , CF 4 , CHF 3 without opening the atmosphere by in-situ process. Etch). In this case, the etching depth of the silicon wafer 11 is preferably about 2nm to 50nm.
그러면, O2는 Cl 및/또는 Br이 포함되어 있는 폴리머층(도 2b의 15)을 제거하는 역할을 하며, 불소가 함유된 가스는 Cl 및/또는 Br이 포함되어 있는 폴리머층(도 2b의 15) 뿐만 아니라 실리콘웨이퍼도 식각하여 Cl2/BCl3/HBr 플라즈마에 노출된 모든면을 O 및/또는 S 및/또는 F 등을 포함하는 새로운 폴리머층(16)으로 치환을 한다.Then, O 2 serves to remove the polymer layer containing Cl and / or Br (15 in Figure 2b), the fluorine-containing gas is a polymer layer containing Cl and / or Br (in Figure 2b 15) In addition, the silicon wafer is etched to replace all surfaces exposed to the Cl 2 / BCl 3 / HBr plasma with a new polymer layer 16 including O and / or S and / or F.
이후, 실리콘웨이퍼를 식각 챔버에서 언로딩하여 식각 장비내의 대기에 노출시켜도 종래와 같이 부식성 가스인 HCl 및/또는 HBr을 생성시키지 않게 되며, 그에 따라 식각 장비의 부식이 방지되며, 장비의 클리닝 사이클을 연장시키며, 마이크로 마스크의 생성을 방지한다.Thereafter, even when the silicon wafer is unloaded from the etching chamber and exposed to the atmosphere in the etching equipment, it does not generate corrosive gases HCl and / or HBr as in the prior art, thereby preventing corrosion of the etching equipment and cleaning cycle of the equipment. Extends and prevents the creation of a micro mask.
이와 같이 본 발명은 트렌치 형성을 위한 실리콘웨이퍼의 식각시 형성된 Cl 및/또는 Br이 포함되어 있는 폴리머층을 제거한 후, 대기 개방을 함으로써 부식성 가스인 HCl 및/또는 HBr의 생성을 방지하여 식각 장비의 부식이 방지할 수 있을 뿐만 아니라 식각 장비의 클리닝 사이클을 연장시킬 수 있으며, 마이크로 마스크의 생성을 방지하여 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.As such, the present invention removes the polymer layer containing Cl and / or Br formed during etching of the silicon wafer for trench formation, and then opens the atmosphere to prevent the formation of HCl and / or HBr, which are corrosive gases. Not only can corrosion be prevented, but the cleaning cycle of the etching equipment can be extended, and the yield of the semiconductor device manufacturing process can be improved by preventing the generation of the micro mask.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990020273A KR20010001205A (en) | 1999-06-02 | 1999-06-02 | Silicon wafer etch method for forming shallow trench isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990020273A KR20010001205A (en) | 1999-06-02 | 1999-06-02 | Silicon wafer etch method for forming shallow trench isolation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010001205A true KR20010001205A (en) | 2001-01-05 |
Family
ID=19589515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990020273A KR20010001205A (en) | 1999-06-02 | 1999-06-02 | Silicon wafer etch method for forming shallow trench isolation |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010001205A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100624328B1 (en) * | 2004-12-30 | 2006-09-19 | 동부일렉트로닉스 주식회사 | Method for Forming Shallow Trench Isolation Structure |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248523A (en) * | 1988-03-29 | 1989-10-04 | Nec Corp | Manufacture of semiconductor device |
| JPH0621016A (en) * | 1992-07-01 | 1994-01-28 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPH0661190A (en) * | 1992-08-05 | 1994-03-04 | Hitachi Ltd | Dry etching method |
| JPH06333887A (en) * | 1993-05-19 | 1994-12-02 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH10144784A (en) * | 1996-11-11 | 1998-05-29 | Nec Corp | Semiconductor device and manufacture thereof |
| KR19990074936A (en) * | 1998-03-16 | 1999-10-05 | 윤종용 | Trench element isolation method for semiconductor devices |
-
1999
- 1999-06-02 KR KR1019990020273A patent/KR20010001205A/en not_active Application Discontinuation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248523A (en) * | 1988-03-29 | 1989-10-04 | Nec Corp | Manufacture of semiconductor device |
| JPH0621016A (en) * | 1992-07-01 | 1994-01-28 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPH0661190A (en) * | 1992-08-05 | 1994-03-04 | Hitachi Ltd | Dry etching method |
| JPH06333887A (en) * | 1993-05-19 | 1994-12-02 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH10144784A (en) * | 1996-11-11 | 1998-05-29 | Nec Corp | Semiconductor device and manufacture thereof |
| KR19990074936A (en) * | 1998-03-16 | 1999-10-05 | 윤종용 | Trench element isolation method for semiconductor devices |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100624328B1 (en) * | 2004-12-30 | 2006-09-19 | 동부일렉트로닉스 주식회사 | Method for Forming Shallow Trench Isolation Structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6033970A (en) | Method for forming device-isolating layer in semiconductor device | |
| KR100224700B1 (en) | Isolation method of semiconductor device | |
| KR100399986B1 (en) | Method for Forming Shallow Trench Isolation | |
| US6444518B2 (en) | Method and manufacturing a device separation film in a semiconductor device | |
| KR20050013824A (en) | Fabrication Method for shallow trench isolation structure and microelectronic device having the same structure | |
| TWI305665B (en) | Method for fabricating semiconductor device having trench type device isolation layer | |
| US20040110377A1 (en) | Method of forming a contact in a semiconductor device | |
| US6503815B1 (en) | Method for reducing stress and encroachment of sidewall oxide layer of shallow trench isolation | |
| KR20010001205A (en) | Silicon wafer etch method for forming shallow trench isolation | |
| KR100475025B1 (en) | Forming method for field oxide of semiconductor device | |
| KR100478496B1 (en) | Formation method of trench oxide in semiconductor device | |
| KR100315442B1 (en) | Shallow trench manufacture method for isolating semiconductor devices | |
| KR100506051B1 (en) | Device Separation Method of Semiconductor Devices | |
| KR100486875B1 (en) | Isolation layer in a semiconductor device and a method of forming the same | |
| KR100325604B1 (en) | Shallow trench manufacture method for isolating semiconductor devices | |
| KR100369338B1 (en) | Method for forming contact hole of semiconductor device | |
| US6972242B2 (en) | Methods to fabricate semiconductor devices | |
| KR100732737B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR100295918B1 (en) | Trench isolation method utilizing selective epitaxial growth | |
| KR20010008560A (en) | Method For Forming The Isolation Layer Of Semiconductor Device | |
| KR100652288B1 (en) | Method for fabricating a field oxide in a semiconductor device | |
| KR20010002305A (en) | Shallow trench isolation manufacturing method | |
| KR20030052663A (en) | method for isolating semiconductor device | |
| KR100743619B1 (en) | A method for fabricating trench of semiconductor device | |
| KR20080062560A (en) | Method for forming isolation to semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |