KR20000076668A

KR20000076668A - Method for making of semiconductor device

Info

Publication number: KR20000076668A
Application number: KR1020000007076A
Authority: KR
Inventors: 하세가와도시아키; 다구치미쓰루; 미야타고지
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1999-03-15
Filing date: 2000-02-15
Publication date: 2000-12-26
Also published as: TW556312B; KR100645422B1

Abstract

배선 간 용량을 저감하기 위해, 배선 간의 층간 절연막에 크세로겔(Xerogel) 또는 불소 수지를 사용했을 때의 문제점, 미스얼라인먼트(misalignment)를 발생한 경우의 문제점 등을 해결하여 신뢰성dl 높은 배선 구조를 형성하는 반도체 장치의 제조 방법을 제공한다.In order to reduce the inter-wiring capacity, the problem of using Xerogel or fluorine resin in the interlayer insulating film between wirings, the problem in case of misalignment, etc. are solved to form a highly reliable wiring structure. A manufacturing method of a semiconductor device is provided.

크세로겔막 또는 불소 수지막을 포함하는 층간 절연막(12)을 구비한 반도체 장치의 제조 방법에 있어서, 층간 절연막(12)의 하층을 유기막으로 형성하고, 층간 절연막(12)의 상층을 크세로겔막 또는 불소 수지막으로 형성한 층간 절연막(12) 상에, 그 층간 절연막(12)을 에칭하여 비어(via) 콘택트 홀(26)을 형성할 때의 에칭 마스크로 되는 제1 마스크(25)를 형성하는 공정과, 제1 마스크(25) 상에 층간 절연막(12)을 에칭하여 배선홈(27)을 형성할 때의 에칭 마스크로 되는 것으로 제1 마스크(25)와는 재질이 상이한 제2 마스크(21)를 형성하는 공정을 구비한 제조 방법이다.In the method for manufacturing a semiconductor device having an interlayer insulating film 12 including a xerogel film or a fluororesin film, the lower layer of the interlayer insulating film 12 is formed of an organic film, and the upper layer of the interlayer insulating film 12 is a xerogel film. Alternatively, on the interlayer insulating film 12 formed of the fluororesin film, the first mask 25 serving as an etching mask when the interlayer insulating film 12 is etched to form the via contact hole 26 is formed. And a second mask 21 having a material different from that of the first mask 25 by forming the wiring groove 27 by etching the interlayer insulating film 12 on the first mask 25. It is a manufacturing method provided with the process of forming ().

Description

Manufacturing Method of Semiconductor Device {METHOD FOR MAKING OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 방법에 관한 것이며, 상세하게는 0.25㎛ 세대 이후의 디바이스 프로세스에 사용되는 다층 배선 구조를 가지는 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a multilayer wiring structure used for a device process after 0.25 µm generation.

반도체 장치의 미세화에 따라, 배선의 미세화, 배선 피치의 축소화가 필요하게 되고 있다. 또, 동시에 저소비 전력화 및 고속화 등의 요구에 따라, 층간 절연막의 저유전율화(低誘電率化) 및 배선의 저저항화가 필요하게 되어 왔다. 특히, 로직계의 디바이스에서는, 미세 배선에 의한 저항의 상승, 배선 용량의 증가가 디바이스의 속도 열화에 연결되기 때문에, 저유전율막을 층간 절연막에 사용한 미세한 다층 배선이 필요하게 되고 있다.With the miniaturization of semiconductor devices, there is a need for miniaturization of wiring and reduction of wiring pitch. At the same time, in accordance with demands such as low power consumption and high speed, low dielectric constant of interlayer insulating films and low resistance of wiring have been required. In particular, in a logic-based device, since the increase in the resistance and the increase in the wiring capacity due to the fine wiring are connected to the speed degradation of the device, fine multilayer wiring using a low dielectric constant film for the interlayer insulating film is required.

층간 절연막에 접속공과 배선홈을 형성해 두고 도전 재료를 매입(埋入)하여 평탄화하는 듀얼 대머신(dual damascene:象嵌)법을 저유전율 층간 절연막에 적용하기 위해서는, 저유전율 층간 절연막에 접속공과 배선홈을 동시에 형성하는 기술이 필요하게 된다.In order to apply the dual damascene method of forming a connection hole and a wiring groove in the interlayer insulating film and inserting and flattening the conductive material to the low dielectric constant interlayer insulating film, the connection hole and the wiring groove in the low dielectric constant interlayer insulating film There is a need for a technique for simultaneously forming the.

상기 저유전율 층간 절연막의 재료로서는, 유기 폴리머가 주목되고 있다. 유기 포리머는 2.7 전후의 유전율을 가지고, 유전율이 4.0 정도의 산화 실리콘(SiO₂)막이나 유전율이 3.5 정도의 산불화(酸弗化) 실리콘(SiOF)막 등을 사용한 종래의 층간 절연막과 비교하여 낮은 값의 유전율로 되어 있다. 그러므로, 유기 폴리머를 층간 절연막에 사용한 반도체 장치는, 대폭 성능의 향상을 실현할 수 있다. 그러나, 유기 폴리머는 고가의 재료이기 때문에, 코스트의 상승과 반도체 장치 성능 향상의 밸런스를 고려하면, 홈 배선이 형성되는 층의 층간 절연막만을 유기 폴리머로 형성하고, 접속공이 형성되는 층의 층간 절연막은 종래부터 사용되어 온 산화 실리콘이나 산불화 실리콘을 사용하는 것이 고려되고 있다. 그 일예를, 다음에 도 7에 따라 설명한다.As a material of the said low dielectric constant interlayer insulation film, an organic polymer is attracting attention. The organic polymer has a dielectric constant of about 2.7 and is compared with a conventional interlayer insulating film using a silicon oxide (SiO ₂ ) film having a dielectric constant of about 4.0 or a silicon fluoride (SiOF) film having a dielectric constant of about 3.5. It has a low dielectric constant. Therefore, the semiconductor device using the organic polymer for the interlayer insulating film can realize a significant improvement in performance. However, since the organic polymer is an expensive material, considering the balance between the cost increase and the performance improvement of the semiconductor device, only the interlayer insulating film of the layer where the groove wiring is formed is formed of the organic polymer, and the interlayer insulating film of the layer where the connection hole is formed is It is considered to use silicon oxide or silicon fluoride which have been conventionally used. An example thereof will be described next with reference to FIG. 7.

도 7 (1)에 나타낸 바와 같이, 트랜지스터, 배선 등이 형성된 기판(110)에 배선 재료를 확산시키지 않는 재료로 이루어지는 패시베이션(passivation)막(111)을 질화(窒化) 실리콘막으로 형성한 후, 비어 홀(via hole)이 형성되는 제1 층간 절연막(112)을 500nm 두께의 산화 실리콘막으로 형성한다. 이어서, 제1 층간 절연막(112)에 미아 홀을 형성하기 위해 사용하는 레지스트 마스크(도시하지 않음)를 형성하고, 그것을 에칭 마스크에 사용한 에칭에 의해 제1 층간 절연막(112)에 비어 홀(113)을 형성한다. 그 후, 상기 레지스트 마스크를 제거한다.As shown in Fig. 7 (1), after the passivation film 111 made of a material which does not diffuse the wiring material on the substrate 110 on which the transistor, wiring, or the like is formed, the silicon nitride film is formed. A first interlayer insulating film 112 having via holes formed therein is formed of a silicon oxide film having a thickness of 500 nm. Subsequently, a resist mask (not shown) used to form a missing hole is formed in the first interlayer insulating film 112, and the via hole 113 is formed in the first interlayer insulating film 112 by etching used for the etching mask. To form. Thereafter, the resist mask is removed.

이어서, 도 7 (2)에 나타낸 바와 같이, 상기 제1 층간 절연막(112) 상에 상기 비어 홀(113)을 매입하는 제2 층간 절연막(114)을 500nm 두께의 유기 폴리머로 형성한다.Subsequently, as shown in FIG. 7 (2), a second interlayer insulating film 114 for embedding the via hole 113 is formed on the first interlayer insulating film 112 with an organic polymer having a thickness of 500 nm.

또한, 도 7 (3)에 나타낸 바와 같이, 제2 층간 절연막(114) 상에 배선홈을 형성할 때의 에칭 마스크로 되는 마스크층(115)을, 예를 들면 100nm 두께의 산화 실리콘막으로 형성한다. 그리고, 상기 마스크층(115) 상에 배선홈 패턴을 형성하기 위해 사용하는 레지스트 마스크(116)를 형성한다. 이 레지스트 마스크(116)에는 배선홈 패턴을 형성하기 위한 개구부(117)를 형성해 둔다.In addition, as shown in FIG. 7 (3), the mask layer 115 serving as an etching mask when forming the wiring groove on the second interlayer insulating film 114 is formed of, for example, a silicon oxide film having a thickness of 100 nm. do. Then, a resist mask 116 is used to form a wiring groove pattern on the mask layer 115. An opening 117 for forming a wiring groove pattern is formed in the resist mask 116.

계속해서, 도 7 (4)에 나타낸 바와 같이, 상기 레지스트 마스크(116)를 에칭 마스크에 사용한 에칭에 의해 마스크층(115)에 배선홈 패턴(118)을 형성한다.Subsequently, as shown in Fig. 7 (4), the wiring groove pattern 118 is formed in the mask layer 115 by etching using the resist mask 116 as an etching mask.

또한, 도 7 (5)에 나타낸 바와 같이, 상기 레지스트 마스크(116)[상기 도 7 (4) 참조] 및 상기 마스크층(115)을 에칭 마스크에 사용하여 제2 층간 절연막(114)을 에칭하고, 배선홈(119)을 형성하는 동시에, 상기 비어 홀(113) 내부에 매입된 제2 층간 절연막(114)을 선택적으로 제거하고, 제1 층간 절연막(112)에 재차 비어 홀(113)을 개구한다. 이 에칭에서는, 유기 폴리머로 이루어지는 제2 층간 절연막(114)을 에칭하기 위해, 레지스트 마스크(116)도 동시에 에칭되어 제거된다. 그러므로, 레지스트 마스크(116)의 제거 공정은 특히 필요하지는 않다.In addition, as shown in Fig. 7 (5), the second interlayer insulating film 114 is etched using the resist mask 116 (see Fig. 7 (4)) and the mask layer 115 as an etching mask. At the same time, the wiring groove 119 is formed, the second interlayer insulating layer 114 embedded in the via hole 113 is selectively removed, and the via hole 113 is opened again in the first interlayer insulating layer 112. do. In this etching, in order to etch the second interlayer insulating film 114 made of an organic polymer, the resist mask 116 is also etched and removed at the same time. Therefore, the removal process of the resist mask 116 is not particularly necessary.

그 후의 도 7 (6)에 나타낸 바와 같이, 상기 제1, 제2 층간 절연막(112, 114)을 마스크로 하고, 비어 홀(113)의 저부(底部)에 노출되어 있는 패시베이션막(111)을 에칭한다. 이와 같이 하여, 듀얼 대머신 구조의 배선홈(119) 및 비어 홀(113)이 형성된다.Subsequently, as shown in FIG. 7 (6), the passivation film 111 exposed to the bottom of the via hole 113 using the first and second interlayer insulating films 112 and 114 as a mask. Etch. In this way, the wiring groove 119 and the via hole 113 of the dual damascene structure are formed.

또, 배선폭의 미세화, 피치의 축소화는 배선 자체의 종횡비를 크게 할 뿐만 아니라, 배선 간의 스페이스(비어 있는 부분)의 종횡비를 크게 하여, 결과로서, 세로로 가늘고 긴 배선을 형성하는 기술, 미세한 배선 간을 층간 절연막으로 매입하는 기술 등에 부담이 걸려, 프로세스를 복잡하게 하는 동시에, 프로세스수(數)의 증대를 초래하고 있다.Further, miniaturization of wiring width and reduction of pitch not only increase the aspect ratio of the wiring itself, but also increase the aspect ratio of the space (empty portion) between the wirings, and as a result, a technique for forming longitudinally long wirings and fine wiring There is a burden on the technology for embedding the liver into the interlayer insulating film, which complicates the process and increases the number of processes.

리플로 스퍼터링에 의해, 알루미늄계 금속 또는 동계(銅系) 금속으로 비어 홀과 배선홈을 동시에 매입한 후, 화학적 기계 연마(이하, CMP라고 함, CMP는 Chemical Mechanical Polishing의 약자)법에 의해, 비어 홀 및 배선홈이 형성되어 있는 층간 절연막 상의 여분의 금속을 제거하는 대머신 프로세스에서는, 고(高)종횡비의 금속 배선을 에칭으로 형성하는 것도, 배선 간의 협극(狹隙)을 층간 절연막으로 매입할 필요도 없어, 대폭 프로세스수를 감소하는 것이 가능하다. 이 프로세스는 배선 종횡비가 높아질수록, 또 배선 총수가 증대할수록 총코스트의 삭감에 크게 기여한다.By reflow sputtering, via holes and wiring grooves are simultaneously purchased with aluminum-based or copper-based metals, and then chemically polished (hereinafter referred to as CMP, CMP stands for Chemical Mechanical Polishing). In a large machine process for removing excess metal on an interlayer insulating film in which via holes and wiring grooves are formed, forming a high aspect ratio metal wiring by etching also embeds a gap between wirings as an interlayer insulating film. There is no need to do this, and it is possible to greatly reduce the number of processes. This process contributes significantly to the reduction of the total cost as the wiring aspect ratio increases and the total number of wiring increases.

한편, 저유전율의 층간 절연막은 배선 간의 용량을 저감하기 위해, 0.18㎛ 룰 이하의 디바이스에 적용된다. 또, 비(比)유전율이 2.5 이하의 막은 종래의 디바이스에 사용되고 있는 산화 실리콘막과 막질(膜質)이 크게 상이하기 때문에, 그들의 저유전율막에 대응한 프로세스 기술이 요구되고 있다.On the other hand, the low dielectric constant interlayer insulating film is applied to devices having a rule of 0.18 mu m or less in order to reduce the capacitance between wirings. In addition, since the film having a relative dielectric constant of 2.5 or less is significantly different from the silicon oxide film used in the conventional device, a process technology corresponding to those low dielectric constant films is required.

비유전율이 3.0을 하회하는 저유전율막의 대부분은 탄소를 함유하는 유기막이며, 그것이 종래의 층간 절연막에 대신하여 채용된다. 그 층간 절연막에 사용된 유기막에 접속공을 낼 때, 산소를 사용할 필요가 있다. 그러나, 종래의 반도체 장치의 제조 프로세스에서 사용되어 왔던 패터닝 기술에서는, 유기막의 레지스트를 사용하기 때문에, 그 레지스트를 제거하는 공정에서 저유전율막이 손상을 입는다고 하는 문제가 있다. 그것은 저유전율막의 조성이 레지스트의 조성에 가까우므로, 레지스트 제거 프로세스 시에 저유전율막도 제거될 가능성이 있기 때문이다.Most of the low dielectric constant films whose relative dielectric constant is less than 3.0 are organic films containing carbon, and they are employed in place of the conventional interlayer insulating film. When making a connection hole in the organic film used for this interlayer insulation film, it is necessary to use oxygen. However, in the patterning technique used in the conventional semiconductor device manufacturing process, since the resist of an organic film is used, there exists a problem that a low dielectric constant film will be damaged in the process of removing the resist. This is because the composition of the low dielectric constant film is close to that of the resist, so that the low dielectric constant film may also be removed during the resist removal process.

또, 최근에 들어와, 2.0 이하의 비유전율을 기대할 수 있는 재료로서 크세로겔의 반도체 장치에의 응용이 주목되고 있다. 이 크세로겔은 실리카겔이라고 하는 명칭으로 건조제에 사용되는 등, 일반적으로 널리 알려진 재료이다. 이 크세로겔을 반도체 장치에 응용하는 데는, 여러 가지의 신뢰성에 대한 요구 때문에, 현재의 상황에서는 반도체 장치에 적용하기 곤란하다. 즉, 크세로겔은 그 퇴적의 50%~90%가 기포(氣泡)이며, 특히 기계적 강도에 문제가 있다.Moreover, in recent years, the application of xerogel to a semiconductor device is attracting attention as a material which can expect a dielectric constant of 2.0 or less. This xerogel is a material generally known, such as a silica gel used for a desiccant. The application of this xerogel to semiconductor devices is difficult to apply to semiconductor devices in the current situation because of various demands on reliability. In other words, 50% to 90% of the xerogel is bubbled, and there is a problem in mechanical strength.

또한, 상기 도 7에 따라 설명한 바와 같은 프로세스에서는, 상기 도 7 (2)에 의해 설명한 공정에서, 비어 홀 내에 제2 층간 절연막이 매입된다. 그러므로, 상기 도 7 (5)에 따라 설명한 공정에서는, 비어 홀 내의 제2 층간 절연막이 완전히 제거될 때까지 에칭을 계속할 필요가 있으므로, 배선홈 저부나 마스크층에 오버에칭이 많이 가해진다. 그 결과, 배선홈 저부나 마스크층의 어깨부가 스퍼터링 현상에 의해 깎여져, 형상이 양호한 배선홈이나 비어 홀을 얻기가 곤란하게 되어 있다. 또, 배선홈 간격이 좁은 경우에는, 마스크층의 어깨 누락 때문에 인접하는 배선홈이 연결되어 버려, 배선 간 쇼트 등의 불량 원인이 된다.In the process as described with reference to Fig. 7, the second interlayer insulating film is embedded in the via hole in the step described with Fig. 7 (2). Therefore, in the process described with reference to Fig. 7 (5), since it is necessary to continue etching until the second interlayer insulating film in the via hole is completely removed, much overetching is applied to the bottom of the wiring groove or the mask layer. As a result, the bottom of the wiring groove and the shoulder portion of the mask layer are shaved by the sputtering phenomenon, making it difficult to obtain a wiring groove or via hole having a good shape. In addition, when the wiring groove spacing is narrow, adjacent wiring grooves are connected due to missing shoulders of the mask layer, which causes defects such as short circuits between wirings.

또, 상기 도 7에 따라 설명한 프로세스 기술에서는, 미스얼라인먼트에 의해 비어 홀로부터 배선홈이 비어져 나와 형성된 경우, 비어 홀의 콘택트 면적이 작아져, 콘택트 저항의 상승, 비어 홀 내에의 금속의 매입 불량, 일렉트로마이그레이션(electromigration) 내성(耐性)의 악화 등을 발생하게 된다. 다음에, 상기 미스얼라인먼트의 상세를 도 8에 의해 설명한다.In the process technique described with reference to FIG. 7, in the case where the wiring groove is formed out of the via hole by misalignment, the contact area of the via hole becomes small, the contact resistance rises, the embedding of the metal in the via hole, Deterioration of electromigration tolerance occurs. Next, the detail of the said misalignment is demonstrated by FIG.

상기 도 7 (1), (2)에 의해 설명한 것과 마찬가지로, 도 8 (1)에 나타낸 바와 같이, 기판(110)에 패시베이션막(111)을 형성한 후, 제1 층간 절연막(112)을 형성하고, 또한 그 제1 층간 절연막(112)에 비어 홀(113)을 형성한다. 이어서, 도 8 (2)에 나타낸 바와 같이, 상기 제1 층간 절연막(112) 상에 상기 비어 홀(113)을 매입하는 제2 층간 절연막(114)을 형성한다.As shown in FIG. 7 (1) and (2), as shown in FIG. 8 (1), after forming the passivation film 111 on the substrate 110, the first interlayer insulating film 112 is formed. In addition, a via hole 113 is formed in the first interlayer insulating film 112. Subsequently, as shown in FIG. 8 (2), a second interlayer insulating film 114 is formed on the first interlayer insulating film 112 to embed the via hole 113.

이어서, 도 8 (3)에 나타낸 바와 같이, 제2 층간 절연막(114) 상에 마스크층(115)을 형성한 후, 그 마스크층(115) 상에 배선홈 패턴을 형성하기 위해 사용하는 레지스트 마스크(116)를 형성한다. 이어서, 그 레지스트 마스크(116)에 배선홈 패턴을 형성하기 위한 개구부(117)를 형성한다. 그 때에, 미스얼라인먼트 때문에 상기 개구부(117)가 비어 홀(113)에 대하여 변위(變位)되어 형성된 것으로 한다.Subsequently, as shown in FIG. 8 (3), a mask layer 115 is formed on the second interlayer insulating film 114, and then a resist mask used to form a wiring groove pattern on the mask layer 115 is formed. 116 is formed. Subsequently, an opening 117 for forming a wiring groove pattern is formed in the resist mask 116. At that time, it is assumed that the opening 117 is displaced with respect to the via hole 113 due to misalignment.

계속해서, 도 8 (4)에 나타낸 바와 같이, 상기 레지스트 마스크(116)를 에칭 마스크에 사용한 에칭에 의해 마스크층(115)에 배선홈 패턴(118)을 형성한다.Subsequently, as shown in FIG. 8 (4), the wiring groove pattern 118 is formed in the mask layer 115 by etching using the resist mask 116 as an etching mask.

또한, 도 8 (5)에 나타낸 바와 같이, 상기 레지스트 마스크(116)[상기 도 8 (4) 참조] 및 상기 마스크층(115)을 에칭 마스크에 사용하여 제2 층간 절연막(114)을 에칭하여, 배선홈(119)을 형성하는 동시에, 상기 비어 홀(113) 내부에 매입된 제2 층간 절연막(114)을 선택적으로 제거하고, 제1 층간 절연막(112)에 재차 비어 홀(113)을 개구한다. 이 때, 미스얼라인먼트 때문에 비어 홀(113)에 대하여 배선홈(119)이 변위되어 형성되기 때문에, 비어 홀(113) 내의 일부에 제2 층간 절연막(114)이 남아 비어 홀(113)의 일부를 막고 개구 면적을 작게 한다.As shown in Fig. 8 (5), the second interlayer insulating film 114 is etched using the resist mask 116 (see Fig. 8 (4)) and the mask layer 115 as an etching mask. At the same time, the wiring groove 119 is formed, the second interlayer insulating layer 114 embedded in the via hole 113 is selectively removed, and the via hole 113 is opened again in the first interlayer insulating layer 112. do. At this time, since the wiring groove 119 is displaced with respect to the via hole 113 due to misalignment, a second interlayer insulating layer 114 remains in a part of the via hole 113 to partially remove the via hole 113. To reduce the opening area.

그 후, 도 8 (6)에 나타낸 바와 같이, 상기 제1, 제2 층간 절연막(112, 114)을 마스크로 하고, 비어 홀(113)의 저부에 노출되어 있는 패시베이션막(111)을 에칭한다. 상기 설명한 바와 같이, 듀얼 대머신 구조의 배선 구조(119) 및 비어 홀(113)이 형성되면, 비어 홀(113) 내의 일부를 제2 층간 절연막(114)이 막고 있기 때문에, 콘택트 면적이 작아져, 콘택트 저항의 상승을 초래하게 된다.Thereafter, as shown in FIG. 8 (6), the passivation film 111 exposed to the bottom of the via hole 113 is etched using the first and second interlayer insulating films 112 and 114 as masks. . As described above, when the wiring structure 119 and the via hole 113 of the dual damascene structure are formed, the contact area is reduced because the second interlayer insulating film 114 blocks a part of the via hole 113. This results in an increase in contact resistance.

도 1은 본 발명의 반도체 장치의 제조 방법에 관한 제1 실시 형태를 나타낸 제조 공정도.BRIEF DESCRIPTION OF THE DRAWINGS The manufacturing process drawing which showed 1st Embodiment which concerns on the manufacturing method of the semiconductor device of this invention.

도 2는 본 발명의 반도체 장치의 제조 방법에 관한 제1 실시 형태를 나타낸 제조 공정도.2 is a manufacturing process diagram showing the first embodiment of the manufacturing method of the semiconductor device of the present invention.

도 3은 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시 형태를 나타낸 제조 공정도.3 is a manufacturing process diagram showing a second embodiment of the manufacturing method of the semiconductor device of the present invention.

도 4는 본 발명의 반도체 장치의 제조 방법에 관한 제3 실시 형태를 나타낸 제조 공정도.4 is a manufacturing process diagram showing a third embodiment of the manufacturing method of the semiconductor device of the present invention.

도 5는 본 발명의 반도체 장치의 제조 방법에 관한 제4 실시 형태를 나타낸 제조 공정도.5 is a manufacturing step diagram showing the fourth embodiment of the manufacturing method of the semiconductor device of the present invention.

도 6은 제4 실시 형태에 나타낸 제조 방법에서 미스얼라인먼트(misalignment)를 발생한 경우의 제조 방법을 나타낸 제조 공정도.FIG. 6 is a manufacturing process chart showing a manufacturing method when misalignment occurs in the manufacturing method shown in the fourth embodiment. FIG.

도 7은 종래 기술의 제조 방법을 나타낸 제조 공정도.7 is a manufacturing process diagram showing a manufacturing method of the prior art.

도 8은 종래 기술에서 미스얼라인먼트를 발생한 경우의 과제를 나타낸 제조 공정도.8 is a manufacturing process chart showing problems when a misalignment occurs in the prior art.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

12: 층간 절연막, 21: 제2 마스크, 25: 제1 마스크.12: interlayer insulating film, 21: second mask, 25: first mask.

본 발명은 상기 과제를 해결하기 위해 이루어진 반도체 장치의 제조 방법이며, 즉 크세로겔막 또는 유기막을 포함하는 층간 절연막을 구비한 반도체 장치의 제조 방법에 있어서, 층간 절연막 상에 그 층간 절연막을 에칭할 때의 에칭 마스크로 되는 제1 마스크를 형성하는 공정과, 제1 마스크 상에 층간 절연막을 에칭할 때의 에칭 마스크로 되는 것으로 제1 마스크와는 재질이 상이한 제2 마스크를 형성하는 공정을 구비한 제조 방법이다.The present invention is a method of manufacturing a semiconductor device made to solve the above problems, that is, in the method of manufacturing a semiconductor device having an interlayer insulating film comprising a xerogel film or an organic film, when etching the interlayer insulating film on the interlayer insulating film. And a step of forming a first mask to be an etch mask, and a step of forming a second mask having a material different from that of the first mask to be an etch mask when etching the interlayer insulating film on the first mask. Way.

상기 반도체 장치의 제조 방법에서는, 층간 절연막 상에 그 층간 절연막을 에칭할 때에 에칭 마스크로 되는 제1 마스크를 형성하는 공정과, 제1 마스크 상에 층간 절연막을 에칭할 때의 에칭 마스크로 되는 것으로 제1 마스크와는 재질이 상이한 제2 마스크를 형성하는 공정을 구비하고 있기 때문에, 제1 마스크를 에칭 마스크에 사용하여 층간 절연막을 에칭하고, 이어서 제2 마스크를 에칭 마스크에 사용하여 제1 마스크와는 상이한 패턴으로 층간 절연막을 에칭하는 것이 가능하게 된다.In the method of manufacturing the semiconductor device, a step of forming a first mask serving as an etching mask when etching the interlayer insulating film on the interlayer insulating film, and an etching mask for etching the interlayer insulating film on the first mask, Since it comprises the process of forming the 2nd mask from a material different from a 1 mask, an interlayer insulation film is etched using a 1st mask for an etching mask, and then a 2nd mask is used for an etching mask, and it is different from a 1st mask. It is possible to etch the interlayer insulating film in a different pattern.

또, 층간 절연막 중, 배선층 간이 되는 층간 절연막의 하층을 유기막으로 형성하고, 동일 배선층의 배선 간이 되는 층간 절연막의 상층을 크세로겔막 또는 유기막으로 형성하는 제조 방법이다.Moreover, it is a manufacturing method of forming the lower layer of the interlayer insulation film used as an interlayer insulation film among organic interlayer insulation films, and forming the upper layer of the interlayer insulation film used as the wiring interconnection of the same wiring layer with a xerogel film or an organic film.

이 제조 방법에서는, 동일 배선층의 배선 간이 되는 층간 절연막의 상층을 크세로겔막 또는 유기막으로서, 예를 들면 불소 수지막으로 형성함으로써, 가장 배선 용량이 커지는 동일 배선층에서의 배선 간의 유전율을 1.8~2.4 정도로 할 수 있어, 배선 간 용량이 저감된다.In this manufacturing method, the dielectric constant between wirings in the same wiring layer having the largest wiring capacitance is formed by forming the upper layer of the interlayer insulating film serving as the wiring of the same wiring layer as a xerogel film or an organic film, for example, a fluororesin film. This can be done to a degree, and the capacitance between wirings is reduced.

구체적으로는, 배선 간격이 가장 좁은, 특히 디자인 룰이 0.18㎛ 이하의 반도체 장치에 있어서, 배선 간격이 0.3㎛ 이하로 되는 부분에, 크세로겔막 또는 불소 수지막과 같은 유기막을 적용한다. 일반적으로, 배선 간격이 0.3㎛ 이하로 되는 부분은 배선간 용량이 현저히 증가하지만, 크세로겔막 또는 불소 수지와 같은 유기막을 사용함으로써, 배선 간 용량을 저감하는 효과가 얻어진다.Specifically, in a semiconductor device having the narrowest wiring spacing, in particular, a design rule of 0.18 mu m or less, an organic film such as a xerogel film or a fluororesin film is applied to a portion where the wiring spacing is 0.3 mu m or less. In general, in the portion where the wiring interval is 0.3 µm or less, the capacitance between wirings increases remarkably, but by using an organic film such as a xerogel film or a fluorine resin, the effect of reducing the capacitance between wirings is obtained.

한편, 0.3㎛보다도 넓은 배선 간격(예를 들면, 상하의 배선 간)에서는, 용량의 증가에 관한 큰 영향은 없다. 따라서, 0.3㎛보다도 넓은 배선 간격의 부분에는, 비유전율이 3 이하의 유기막을 사용하면 충분하다. 당연한 일이지만, 이 유기막에도 불소 수지막을 사용해도 된다. 이와 같이, 본 제조 방법에서는, 배선 간격의 미세화가 도모된다. 또, 배선 간에만 크세로겔막 또는 불소 수지와 같은 유기막을 사용하고, 그 밖의 부분에는 비유전율이 3 이하인 저유전율의 유기막을 사용함으로써, 층간 절연막 전체의 기계적 강도가 현저하게 열화되는 것이 억제된다. 그리고, 층간 절연막의 상층을 유기막으로 형성한 경우에는, 층간 절연막의 하층을 무기막으로 형성하는 것이 가능하게 되며, 그 경우에도, 상기와 동일한 작용이 얻어진다.On the other hand, in wiring intervals wider than 0.3 micrometer (for example, between upper and lower wiring), there is no big influence regarding the increase of a capacitance. Therefore, it is sufficient to use an organic film having a relative dielectric constant of 3 or less for the portion of the wiring interval wider than 0.3 m. Naturally, you may use a fluororesin film also for this organic film. As described above, in the present manufacturing method, the wiring interval can be reduced. Further, by using an organic film such as a xerogel film or a fluororesin only between the wirings, and using an organic film having a low dielectric constant of relative permittivity of 3 or less for the other parts, it is suppressed that the mechanical strength of the entire interlayer insulating film is significantly degraded. And when the upper layer of an interlayer insulation film is formed with an organic film, it becomes possible to form the lower layer of an interlayer insulation film with an inorganic film, and also in that case, the same effect as the above is obtained.

또, 제2 마스크에는 배선홈을 형성하기 위한 패턴을 형성하고, 제1 마스크에는 배선홈을 형성하기 위한 패턴에 최소한 겹치도록 접속공을 형성하기 위한 패턴을 형성한다. 즉, 층간 절연막 상에 제1 마스크를 형성하기 위한 제1막을 형성한 후, 제1막 상에 제2 마스크를 형성하기 위한 제2막을 형성하는 공정과, 제2막에 배선홈을 형성하기 위한 패턴을 형성하여 제2 마스크를 형성하는 공정과, 배선홈을 형성하기 위한 패턴에 최소한 일부가 겹치도록 접속공을 형성하기 위한 패턴을 제1막에 형성하여 제1 마스크를 형성하는 공정을 구비한 제조 방법이다.Further, a pattern for forming wiring grooves is formed in the second mask, and a pattern for forming connection holes is formed in the first mask so as to at least overlap the pattern for forming wiring grooves. That is, after forming a first film for forming a first mask on the interlayer insulating film, forming a second film for forming a second mask on the first film, and forming a wiring groove in the second film. Forming a second mask by forming a pattern; and forming a first mask by forming a pattern for forming a connection hole in the first film so that at least a portion of the pattern for forming the wiring groove overlaps with the pattern for forming the wiring groove. It is a manufacturing method.

이 제조 방법에서는, 제1, 제2 마스크를 형성할 때에 사용하는 레지스트 프로세스는 층간 절연막이 노출되고 있지 않은 상태로 행하는 것이 가능하다. 즉, 제2 마스크를 형성할 때의 레지스트 프로세스에서는, 바탕에 제1 막이 형성된 상태로 있기 때문에, 또 제1 마스크를 형성할 때의 레지스트 프로세스에서는, 그 제1막이 층간 절연막을 덮고 있기 때문에, 레지스트 프로세스의 재생 처리를 행하는 것이 가능하게 된다.In this manufacturing method, the resist process used when forming the first and second masks can be performed in a state where the interlayer insulating film is not exposed. That is, in the resist process at the time of forming the second mask, since the first film is formed on the base, and in the resist process at the time of forming the first mask, since the first film covers the interlayer insulating film, the resist It is possible to perform a reproduction process of the process.

또, 접속공을 형성하기 위한 패턴을 제1 마스크를 형성할 때에 미스얼라인먼트가 발생했다고 해도, 제2 마스크에도 접속공을 형성하기 위한 패턴을 형성하는 것이 가능하게 되기 때문에, 상기 도 8에 따라 설명한 바와 같은 접속공의 개구 면적이 좁아지는 일은 없다.In addition, even if misalignment occurs when the pattern for forming the connection hole is formed in the first mask, the pattern for forming the connection hole can be formed in the second mask. The opening area of the connecting hole as described above is not narrowed.

또한, 제1 마스크 및 제2 마스크를 광 투과성을 가지는 재료로 형성하기 때문에, 노광 시에 마스크의 위치를 바탕에 맞춘다. 이른바 마스크 얼라인먼트를, 광을 사용한 얼라인먼트나 화상 처리를 사용한 얼라인먼트로 행할 수 있다.In addition, since the first mask and the second mask are formed of a material having light transmittance, the position of the mask is set based on the exposure. So-called mask alignment can be performed by alignment using light or alignment using image processing.

본 발명의 반도체 장치의 제조 방법에 관한 제1 실시 형태를, 도 1 및 도 2의 제조 공정도에 따라 설명한다.A first embodiment of a method for manufacturing a semiconductor device of the present invention will be described with reference to manufacturing steps in FIGS. 1 and 2.

도 1 (1)에 나타낸 바와 같이, 바탕 기판(11)은 기판(51) 상에 트랜지스터(도시 생략)가 형성되고, 그것을 덮는 층간 절연막(52) 중에 배선(53)이 형성된 것이다. 이 바탕 기판(11) 상에 층간 절연막(12)의 하층 부분이 되는 제1 저유전율막(13)을, 예를 들면 300nm~800nm의 두께로 형성한다. 이 제1 저유전율막(13)은 배선층 간의 층간 절연막(ILD: Inter Level dielectrics)이 되는 것으로, 비유전율이 2.5 정도의 유기막으로 형성할 수 있다. 이 실시 형태에서는, 일예로서, 폴리알릴에테르라고 총칭되는 유기 폴리머를 사용했다. 이 폴리알릴에테르에는, 예를 들면 아라이드 시그널사제의 FLARE(상품명), 다우 케미컬사제의 SiLk(상품명), 슈막커사제의 VELOX(상품명) 등이 있다. 그 밖에는, BCB(Bis-benzo cyclo buten)막, 폴리이미드막, 비결정성카본막 등을 사용하는 것도 가능하다.As shown in Fig. 1 (1), the base substrate 11 is a transistor (not shown) formed on the substrate 51, and the wiring 53 is formed in the interlayer insulating film 52 covering it. The first low dielectric constant film 13 serving as the lower layer portion of the interlayer insulating film 12 is formed on the base substrate 11 to have a thickness of, for example, 300 nm to 800 nm. The first low dielectric constant film 13 is an interlevel dielectric (ILD: Interlevel dielectrics) between the wiring layers, and may be formed of an organic film having a relative dielectric constant of about 2.5. In this embodiment, an organic polymer collectively referred to as polyallyl ether was used as an example. Examples of the polyallyl ether include FLARE (trade name) manufactured by Aride Signal Corporation, SiLk (trade name) manufactured by Dow Chemical Corporation, VELOX (trade name) manufactured by Shumakker Corporation, and the like. In addition, a BCB (Bis-benzo cyclo buten) film, a polyimide film, an amorphous carbon film, or the like can also be used.

상기 유기 폴리머의 형성에는, 예를 들면, 전구체(前驅體)를 회전 도포에 의해 바탕 기판(11) 상에 성막한 후, 300℃~450℃로 큐어(cure)를 행하여 형성했다. 그리고, 바탕 기판(11)의 표면 상태가 소수성(疎水性)의 상태에서 유기막과의 밀착성이 나쁜 경우, 또는 동(銅)의 확산을 방지하기 위해, 도시는 하지 않고 있지만, 산화 실리콘막, 산화 질화 실리콘막, 탄화 실리콘막 또는 질화 규소화 티탄막을 형성했다.In the formation of the organic polymer, a precursor was formed on the base substrate 11 by rotational coating, for example, and then formed by curing at 300 ° C to 450 ° C. In the case where the surface state of the base substrate 11 is in a hydrophobic state and the adhesion to the organic film is poor, or to prevent copper diffusion, silicon oxide film, A silicon oxynitride film, a silicon carbide film, or a titanium nitride nitride film was formed.

상기 산화 실리콘막은, 예를 들면 회전 도포법을 사용하고, 시판(市販)의 무기 SOG(실라놀을 주성분으로 하는 SOG(Spin On Glass) 또는 실라놀을 함유하는 폴리머를 주성분으로 하는 SOG)를, 예를 들면 30nm~100nm의 두께로 형성한다. 이 때, 회전 도포 후에는, 150℃~200℃로 1분간 정도의 베이킹(baking)을 행하고, 다시 350℃~450℃로 30분~1시간 정도의 큐어를 행한다.The silicon oxide film may be, for example, a commercially available inorganic SOG (SOG (Spin On Glass) containing silanol or a polymer containing silanol as a main component) using, for example, a rotary coating method. For example, it forms in thickness of 30 nm-100 nm. At this time, after rotation coating, it bakes at 150 degreeC-200 degreeC for about 1 minute, and further cures at 350 degreeC-450 degreeC for 30 minutes-about 1 hour.

그리고, 상기 산화 실리콘막은 시판의 플라즈마 CVD(Chemical Vapor Deposition) 장치를 사용하여, 플라즈마 CVD법에 의해 형성해도 된다. 단, 상기 배선(53)이 동 배선의 경우에는, 통상의 플라즈마 CVD법을 사용하여 산화 실리콘막의 성막을 행하는 것은, 동 배선이 산화되기 때문에 바람직하지는 않다. 그러나, 산화제로서 일산화 이질소(N₂O) 가스를 사용하고, 실리콘원(源)으로서 실란계 가스[모노실란(SiH₄), 디실란(Si₂H₆) 또는 트리실란(Si₃H₈)]를 사용하고, 기판 온도를 300℃~400℃로 설정하고, 플라즈마 파워를 350W, 성막 분위기의 압력을 1kPa 정도로 설정하여 성막을 행함으로써 동 배선을 극력 산화시키지 않도록 할 수 있다.The silicon oxide film may be formed by a plasma CVD method using a commercially available plasma CVD (Chemical Vapor Deposition) apparatus. However, in the case where the wiring 53 is the copper wiring, it is not preferable to form the silicon oxide film using the normal plasma CVD method because the wiring is oxidized. However, a dinitrogen monoxide (N ₂ O) gas is used as the oxidizing agent, and a silane-based gas (monosilane (SiH ₄ ), disilane (Si ₂ H ₆ ) or trisilane (Si ₃ H ₈ ) is used as the silicon source. ), The substrate temperature is set to 300 ° C to 400 ° C, the plasma power is set to 350W, and the pressure in the film forming atmosphere is set to about 1 kPa to form the film so as not to oxidize the wiring as much as possible.

한편, 질화 산화 실리콘막의 경우에는, 예를 들면, 회전 도포법을 사용하여, 아미노기(基)를 가지는 시판의 무기 SOG를 성막하는 것도 된다. 바람직하게는, 플라즈마 CVD법을 사용하여 성막을 행한다. 그 때에 사용하는 가스로서는, 일예로서, 실리콘원에는, 실란계 가스[모노실란(SiH₄), 디실란(Si₂H₆) 또는 트리실란(Si₃H₈)]를 사용하고, 질화제에는 암모니아, 히드라진 등을 사용하고, 산화제로서는 일산화 이질소(N₂O)를 사용하고, 캐리어 가스에는 질소, 헬륨, 알곤 등의 불활성 가스를 사용한다. 또, 성막 조건은, 일예로서 기판 온도를 300℃~400℃로 설정하고, 플라즈마 파워를 350W, 성막 분위기의 압력을 1kPa 정도로 설정한다.On the other hand, in the case of a silicon nitride oxide film, commercial inorganic SOG which has an amino group may be formed into a film, for example using the rotation coating method. Preferably, film formation is performed by using a plasma CVD method. As an example of the gas used at that time, a silane-based gas (monosilane (SiH ₄ ), disilane (Si ₂ H ₆ ) or trisilane (Si ₃ H ₈ )) is used for the silicon source, Ammonia, hydrazine, and the like are used, dinitrogen monoxide (N ₂ O) is used as the oxidizing agent, and inert gases such as nitrogen, helium, and argon are used for the carrier gas. Moreover, as an example, the film forming conditions set the substrate temperature to 300 ° C to 400 ° C, set the plasma power to 350W, and the pressure in the film forming atmosphere to about 1 kPa.

상기 질화 실리콘막의 경우에는, 상기 질화 산화 실리콘막과 마찬가지로, 아미노기를 가지는 시판의 무기 SOG를 회전 도포법에 의해 성막할 수 있다. 바람직하게는, 플라즈마 CVD법을 사용하여 성막을 행한다. 이 때에 사용하는 가스로서는, 일예로서, 실리콘원에는 실란계 가스[모노실란(SiH₄), 디실란(Si₂H₆), 트리실란(Si₃H₈) 등]를 사용하고, 질화제에는 암모니아, 히드라진 등을 사용하고, 산화제로서는 일산화 이질소(N₂O)를 사용하고, 캐리어 가스에는 질소, 헬륨, 알곤 등의 불활성 가스를 사용한다. 또, 성막 조건은, 일예로서 기판 온도를 300℃~400℃로 설정하고, 플라즈마 파워를 350W, 성막 분위기의 압력을 1kPa 정도로 설정한다.In the case of the said silicon nitride film, commercial inorganic SOG which has an amino group can be formed into a film by the rotation coating method similarly to the said silicon nitride oxide film. Preferably, film formation is performed by using a plasma CVD method. As the gas to be used at this time, as an example, a silane-based gas (monosilane (SiH ₄ ), disilane (Si ₂ H ₆ ), trisilane (Si ₃ H ₈ , etc.), etc.) is used for the silicon source. Ammonia, hydrazine, and the like are used, dinitrogen monoxide (N ₂ O) is used as the oxidizing agent, and inert gases such as nitrogen, helium, and argon are used for the carrier gas. Moreover, as an example, the film forming conditions set the substrate temperature to 300 ° C to 400 ° C, set the plasma power to 350W, and the pressure in the film forming atmosphere to about 1 kPa.

상기 탄화 실리콘막을 형성하는 데는, 일예로서, 평행 평판형 플라즈마 CVD 장치를 사용하고, 그 때에 사용하는 가스로서는, 일예로서, 실리콘원에는, 메틸실란을 사용한다. 또, 성막 조건으로서는, 일예로서, 기판 온도를 300℃~400℃로 설정하고, 플라즈마 파워를 150W~350W, 성막 분위기의 압력을 100Pa~1kPa 정도로 설정한다.To form the silicon carbide film, as an example, a parallel plate type plasma CVD apparatus is used, and as an example of the gas used at that time, methylsilane is used as the silicon source. In addition, as film forming conditions, as an example, the substrate temperature is set to 300 ° C to 400 ° C, the plasma power is set to 150W to 350W, and the pressure in the film forming atmosphere is set to about 100 Pa to 1 kPa.

다음에, 상기 제1 저유전율막(13) 상에, 층간 절연막(12)의 상층 부분이 되는 제2 저유전율막(14)을, 예를 들면 400nm의 두께로 성막한다. 이 제2 저유전율막(14)은 불소 수지로 형성한다. 그 일예로서는, 플루오로카본막(환형(環形) 불소 수지, 테플론(PTFE), 비결정성 테플론[예를 들면, 듀퐁사제: 테플론 AF(상품명)], 불화 알릴에테르 또는 불화 폴리이미드를 사용할 수 있다. 또는, 크세로겔(예를 들면, 포러스실리카)을 사용할 수 있다.Next, on the first low dielectric constant film 13, a second low dielectric constant film 14 serving as an upper portion of the interlayer insulating film 12 is formed to have a thickness of 400 nm, for example. This second low dielectric constant film 14 is formed of a fluororesin. As one example, a fluorocarbon film (cyclic fluorine resin, Teflon (PTFE), amorphous Teflon (for example, Teflon AF (trade name) manufactured by DuPont), fluorinated allyl ether or fluorinated polyimide) can be used). Alternatively, xerogel (for example, silica silica) can be used.

상기 불소 수지를 성막하는 데는, 회전 도포 장치에 의해 제1 유전율막(13) 상에 상기 불소 수지의 전구체를 도포하고, 그 후, 300℃~450℃로 큐어한다. 그리고, 불소화 비결정성 카본 등의 재료는 아세틸렌(C₂H₂), 플루오로카본 가스[예를 들면 옥타플루오로부탄(C₄F₈)]를 프로세스 가스에 사용한 플라즈마 CVD법에 의해 성막하는 것이 가능하다. 이 경우에도, 성막 후에 300℃~450℃로 큐어한다. 그리고, 상기 비결정성 테플론은 테플론 AF에 한정되는 것이 아니고, 다음의 화학식 1에 나타낸 구조를 가지는 것이면 무엇이라도 된다.In order to form the said fluororesin, the precursor of the said fluororesin is apply | coated on the 1st dielectric constant film 13 by a rotary coating device, and is then cured at 300 degreeC-450 degreeC. And materials such as fluorinated amorphous carbon are formed by plasma CVD using acetylene (C ₂ H ₂ ) and fluorocarbon gas (for example, octafluorobutane (C ₄ F ₈ )) as a process gas. It is possible. Also in this case, it cures at 300 degreeC-450 degreeC after film-forming. The amorphous Teflon is not limited to Teflon AF, and may be anything as long as it has a structure shown in the following formula (1).

상기 제2 저유전율막(14)으로서는, 시클로폴리머라이즈드 프롤리네이딧 폴리머계 수지[예를 들면, 사이톱(상품명)]를 사용하는 것도 가능하다. 시클로폴리머라이즈드 프롤리네이딧 폴리머계 수지는 상기 사이톱에 한정되지 않고, 다음의 화학식 2에 나타낸 구조를 가지는 것이면 무엇이라도 된다.As the second low dielectric constant film 14, it is also possible to use a cyclopolymerized prolineidide polymer resin (for example, Cytop (trade name)). The cyclopolymerized prolineinide polymer-based resin is not limited to the above-mentioned cytop, and may be anything having a structure shown in the following formula (2).

상기 제2 저유전율막(14)으로서는, 불화 폴리아릴에테르계 수지[예를 들면 FLARE(상품명)]를 사용하는 것도 가능하다. 불화 폴리아릴에테르계 수지는 상기 FLARE에 한정되는 것이 아니고, 다음의 화학식 3에 나타낸 구조를 가지는 것이면 무엇이라도 된다.As the second low dielectric constant film 14, a fluorinated polyaryl ether resin (for example, FLARE (trade name)) may be used. The fluorinated polyaryl ether resin is not limited to the above FLARE, and may be anything that has a structure shown in the following formula (3).

또, 상기 제2 저유전율막(14)에 상기 크세로겔을 사용하는 경우에는, 일예로서, 나노그라스사가 개발한 Nanoporous Silica를, 동사가 개발한 회전 도포 장치를 사용하여 성막을 행하였다. 상기 Nanoporous Silica는 포러스실리카의 일종이며, 본 발명에서 사용할 수 있는 크세로겔은, 상기 Nanoporous Silica에 한정되지 않는다. 즉, 방향족 등의 비교적 고분자의 알킬기를 가지는 실라놀 수지를 기판 상에 도포하고, 이를 겔화시키고, 실란커플링제 또는 수소화 처리를 사용해서 소수화 처리를 행하여 형성한 것이면, 어떠한 크세로겔이라도 적용할 수 있다.In the case of using the xerogel in the second low dielectric constant film 14, as an example, the film was formed using a nanoporous silica, developed by Nanograss, using a rotary coating device developed by the company. The Nanoporous Silica is a kind of porous silica, and the xerogel that can be used in the present invention is not limited to the Nanoporous Silica. That is, any xerogel can be applied as long as it is formed by applying a silanol resin having a relatively high molecular alkyl group such as aromatic on the substrate, gelling it, and performing hydrophobization treatment using a silane coupling agent or a hydrogenation treatment. have.

이와 같이 하여, 바탕 기판(11) 상에 제1 저유전율막(13)과 제2 저유전율막(14)으로 이루어지는 층간 절연막(12)을 형성했다.In this manner, the interlayer insulating film 12 made of the first low dielectric constant film 13 and the second low dielectric constant film 14 was formed on the base substrate 11.

다음에 도 1 (2)에 나타낸 바와 같이, 상기 층간 절연막(12), 즉, 상기 제2 저유전율막(14) 상에, 무기 마스크로서, 제1 마스크를 형성하기 위한 제1막(15)을, 예를 들면 50nm~300nm 두께의 산화 실리콘막으로 형성했다. 이어서, 제2 마스크를 형성하기 위한 제2막(16)을, 예를 들면 50nm~150nm 두께의 질화 실리콘막으로 형성했다. 그들 막의 성막 방법은, 일반적인 CVD 장치를 사용하고, 상기 설명한 것과 동일한 조건을 사용하여 성막을 행하였다.Next, as shown in FIG. 1 (2), on the interlayer insulating film 12, that is, the second low dielectric constant film 14, the first film 15 for forming a first mask as an inorganic mask. For example, a silicon oxide film having a thickness of 50 nm to 300 nm was formed. Next, the second film 16 for forming the second mask was formed of, for example, a silicon nitride film having a thickness of 50 nm to 150 nm. The film formation method of these films was carried out using a general CVD apparatus and using the same conditions as described above.

또, 산화 실리콘막을 형성하기 전에는, 필요에 따라, 특히 제2 저유전율막(15)의 산화가 문제로 되는 경우에는, 질화 실리콘막, 비결정성 질화 실리콘막, 산화 실리콘막 또는 화학량론(化學量論)보다 실리콘이 많은 산화 실리콘막을 형성하는 것이 바람직하다. 즉, 환원성 분위기에서 CVD막을 형성한다. 막 두께는 될 수 있는 한 얇은 쪽이 바람직하고, 10nm 정도로 한다. 이와 같이, 제1막(15)을 얼라인먼트에 사용하는 파장 영역(예를 들면, 200nm~1000nm)의 광 투과성이 우수한 산화 실리콘막으로 형성하고, 제2막(16)도 얼라인먼트에 사용하는 파장 영역(예를 들면, 200nm~1000nm)의 광 투과성을 가지는 질화 실리콘막으로 형성하고 있다.In addition, before the formation of the silicon oxide film, if necessary, especially when oxidation of the second low dielectric constant film 15 becomes a problem, a silicon nitride film, an amorphous silicon nitride film, a silicon oxide film, or a stoichiometry It is preferable to form a silicon oxide film containing more silicon than iii). That is, a CVD film is formed in a reducing atmosphere. The film thickness is preferably as thin as possible, and is about 10 nm. In this manner, the first film 15 is formed of a silicon oxide film having excellent light transmittance in the wavelength region (for example, 200 nm to 1000 nm) used for alignment, and the wavelength region used for alignment is also used for the second film 16. It is formed of a silicon nitride film having a light transmittance (for example, 200 nm to 1000 nm).

그리고, 상기 무기 마스크로서는, 질화 실리콘막 외에, 티탄, 질화 티탄, 탄탈, 질화 탄탈 등의 금속막 또는 금속 화합물막을 사용할 수 있다. 그 막 두께는, 예를 들면 50nm~150nm가 바람직하다. 또, 성막 방법은 금속막이나 금속 화합물막의 성막에서 일반적인 스퍼터링을 사용한다.In addition to the silicon nitride film, a metal film or a metal compound film such as titanium, titanium nitride, tantalum or tantalum nitride may be used as the inorganic mask. As for the film thickness, 50 nm-150 nm are preferable, for example. In addition, the film formation method uses sputtering generally used for the formation of a metal film or a metal compound film.

다음에, 도 1 (3)에 나타낸 바와 같이, 상기 제2막(16) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(17)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(17)을 패터닝하여, 배선홈을 형성하기 위한 개구부(18)를 형성한다.Next, as shown in FIG. 1 (3), the resist film 17 is formed on the said 2nd film 16 using a conventional resist coating technique (for example, a spin coating method). Thereafter, the resist film 17 is patterned by lithography to form the openings 18 for forming the wiring grooves.

계속해서, 상기 레지스트막(17)을 에칭 마스크에 사용하여, 상기 제2막(16)만을 에칭하고, 배선홈을 형성하기 위한 개구부(19)를 형성하고, 층간 절연막(12)에 배선홈을 형성할 때의 에칭 마스크로 되는 제2 마스크(21)를 형성한다. 예를 들면, 일반적인 마그네트론 방식의 에칭 장치를 사용하여, 제2막(16)만을 선택적으로 에칭한다. 제2막(16)이 질화 실리콘막으로 형성되어 있는 경우의 에칭 조건으로서는, 일예로서, 에칭 가스에, 트리플루오로메탄(CHF₃)(5㎤/min)과 산소(O₂)(5㎤/min)와 알곤(Ar)(20㎤/min)을 사용하고, RF 플라즈마를 600W로 설정한다. 제2막(16)이 금속 화합물막으로 형성되어 있는 경우에는, 에칭 가스에, 염화 붕소(BC1), 염소(Cl₂) 등 염소계의 에칭 가스를 사용한다. 그 후, 레지스트막(17)을 애싱에 의해 제거한다. 그리고, 도 1 (3)에서는, 레지스트막(17)을 제기하기 전의 상태를 나타냈다.Subsequently, using the resist film 17 as an etching mask, only the second film 16 is etched, an opening 19 for forming wiring grooves is formed, and wiring grooves are formed in the interlayer insulating film 12. The 2nd mask 21 used as an etching mask at the time of forming is formed. For example, only the second film 16 is selectively etched using a general magnetron etching apparatus. As an etching condition in the case where the second film 16 is formed of a silicon nitride film, for example, trifluoromethane (CHF ₃ ) (5 cm ₃ / min) and oxygen (O ₂ ) (5 cm ₃ ) are used in the etching gas. / min) and argon (Ar) (20 cm 3 / min), and the RF plasma is set to 600W. When the second film 16 is formed of a metal compound film, a chlorine-based etching gas such as boron chloride (BC1) or chlorine (Cl ₂ ) is used for the etching gas. Thereafter, the resist film 17 is removed by ashing. 1 (3) shows a state before the resist film 17 is raised.

다음에, 도 1 (4)에 나타낸 바와 같이, 상기 제2막(16) 및 제1막(15) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(22)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(22)을 패터닝하고, 접속공을 형성하기 위한 개구부(23)를, 제2막(16)을 평면시적(平面視的)으로 보아 상기 배선홈을 형성하기 위한 개구부(19) 내에 수납하도록 형성한다.Next, as shown in FIG. 1 (4), on the said 2nd film | membrane 16 and the 1st film | membrane 15, the resist film 22 using a conventional resist coating technique (for example, a rotary coating method). ) Subsequently, the wiring groove is formed by patterning the resist film 22 by the lithography technique, the opening 23 for forming the connection hole, and the second film 16 viewed in plan view. It is formed so as to be accommodated in the opening 19 for the purpose.

계속해서, 상기 레지스트막(22)을 에칭 마스크에 사용하여, 상기 제1막(15)만을 에칭하고, 층간 절연막(12)에 접속공을 형성하기 위한 개구부(24)를 형성하고, 층간 절연막(12)에 접속공을 형성할 때의 에칭 마스크로 되는 제1 마스크(25)를 형성한다.Subsequently, using the resist film 22 as an etching mask, only the first film 15 is etched, an opening 24 for forming a connection hole in the interlayer insulating film 12 is formed, and an interlayer insulating film ( The 1st mask 25 used as an etching mask at the time of forming a connection hole in 12 is formed.

계속해서, 상기 레지스트막(22)을 에칭 마스크에 사용하여 층간 절연막(12)의 제2 저유전율막(14)을, 일반적인 에칭 장치를 사용하여 에칭한다. 이 에칭 조건은, 일예로서, 에칭 가스에 헥사플루오로에탄(C₂F₆)(14㎤/min)과 일산화 탄소(180㎤/min)와 알곤(240㎤/min)을 사용하고, RF 플라즈마를 1.5kW로 설정한다. 그리고, 제2 저유전율막(14)의 하층에는, 유기막의 제1 저유전율막(13)이 있으므로, 이 에칭은 제1 저유전율막(13) 상에서 정지된다.Subsequently, the second low dielectric constant film 14 of the interlayer insulating film 12 is etched using the resist film 22 as an etching mask. As an example, this etching condition uses hexafluoroethane (C ₂ F ₆ ) (14 cm 3 / min), carbon monoxide (180 cm 3 / min), and argon (240 cm 3 / min) as an etching gas, and uses an RF plasma. Is set to 1.5 kW. In the lower layer of the second low dielectric constant film 14, since the first low dielectric constant film 13 of the organic film is present, the etching is stopped on the first low dielectric constant film 13.

또한, 도 1 (5)에 나타낸 바와 같이, 제1 마스크막(25)을 에칭 마스크에 사용하고, 일반적인 에칭 장치를 사용하여, 제1 저유전율막(13)을 에칭하고, 층간 절연막(12)에 접속공(16)을 형성한다. 이 에칭에서의 에칭 가스에는, 질소를 사용하고, 필요에 따라, 암모니아, 수소 가스를 사용한다. 이 때, 레지스트막(22)[상기 도 1 (4) 참조]은 유기막인 제1 저유전율막(13)을 에칭할 때에, 에칭되어 완전히 제거된다. 따라서, 여기에서는, 레지스트 애싱을 행할 필요가 없다.As shown in Fig. 1 (5), the first low dielectric constant film 13 is etched by using the first mask film 25 as an etching mask, using a general etching apparatus, and the interlayer insulating film 12 The connection hole 16 is formed in the hole. Nitrogen is used for the etching gas in this etching, and ammonia and hydrogen gas are used as needed. At this time, the resist film 22 (refer to FIG. 1 (4) above) is etched and completely removed when etching the first low dielectric constant film 13 which is the organic film. Therefore, there is no need to perform resist ashing here.

다음에, 도 1 (6)에 나타낸 바와 같이, 질화 실리콘막(또는 금속 화합물막)으로 이루어지는 제2 마스크(21)를 사용하여, 먼저, 제1 마스크(25)를 에칭하고, 다시 제2 저유전율막(14)을 에칭하여, 제2 저유전율막(14)에 배선홈(27)을 형성한다. 이 때의 에칭 조건은 전술한 제2 저유전율막(14)을 에칭하는 조건과 동일하다.Next, as shown in FIG. 1 (6), using the second mask 21 made of a silicon nitride film (or metal compound film), the first mask 25 is first etched, and then the second low The dielectric constant film 14 is etched to form wiring grooves 27 in the second low dielectric constant film 14. The etching conditions at this time are the same as the conditions for etching the second low dielectric constant film 14 described above.

다음에 도 2 (7)에 나타낸 바와 같이, 대머신법으로 배선을 형성한다. 먼저, 스퍼터링 또는 CVD법에 의해, 배선홈(27) 및 접속공(26)의 각 내벽에 질화 탄탈 등의 배리어 메탈층(31)을 형성한다. 그 때, 배리어 메탈층(31)은 제2 마스크(21) 상에도 성막된다. 이어서, 스퍼터링 또는 CVD법 또는 전해 도금법에 의해, 배선 재료(금속), 예를 들면 동을 퇴적한다. 그리고, 전해 도금법으로 금속(32)을 퇴적하는 경우에는, 미리, 퇴적되는 금속(32)과 동종의 금속으로 시드(seed)층(도시 생략)을 형성해 둔다.Next, as shown in Fig. 2 (7), wiring is formed by a damascene method. First, a barrier metal layer 31 such as tantalum nitride is formed on the inner walls of the wiring groove 27 and the connection hole 26 by sputtering or CVD. At that time, the barrier metal layer 31 is also formed on the second mask 21. Subsequently, a wiring material (metal), for example, copper is deposited by sputtering, CVD, or electrolytic plating. And when depositing the metal 32 by the electroplating method, the seed layer (not shown) is formed with the metal of the same kind as the metal 32 to be deposited previously.

그 후, 예를 들면 CMP에 의해, 제2 마스크(21) 상의 여분의 금속(32) 및 배리어 메탈층(31)을 연마하여 제거하고, 도 2 (8)에 나타낸 바와 같이, 배선홈(27) 내에 배리어 메탈층(31)을 통해 금속(32)으로 이루어지는 배선(33)을 형성하고, 접속공(26) 내에 배리어 메탈층(31)을 통해 금속(32)으로 이루어지는 플러그(34)를 형성한다. 그 때에, 제2 마스크(21)가 연마 스토퍼로 되지만, 제2 마스크(21)의 두께에 따라서는, 제2 마스크(21)는 완전히 제거되는 일이 있다. 이 CMP에서는, 일예로서, 알루미나 슬러리를 사용했다.Thereafter, the excess metal 32 and the barrier metal layer 31 on the second mask 21 are polished and removed, for example, by CMP, and as shown in FIG. 2 (8), the wiring groove 27 ), A wiring 33 made of the metal 32 is formed through the barrier metal layer 31, and a plug 34 made of the metal 32 is formed through the barrier metal layer 31 in the connection hole 26. do. In that case, although the 2nd mask 21 turns into a polishing stopper, depending on the thickness of the 2nd mask 21, the 2nd mask 21 may be removed completely. In this CMP, an alumina slurry was used as an example.

도시는 하지 않지만, 또한 상기 층간 절연막(12)의 형성 공정으로부터 배선(33) 및 플러그(34)의 형성 공정까지 반복 행함으로써, 다층 배선을 형성하는 것이 가능하게 된다. 또, 상기 배선(53) 간의 층간 절연막(52)의 부분도, 상기 동일한 프로세스에 의해, 크세로겔막 또는 불소 수지막으로 형성하는 것이 가능하다.Although not shown, the multilayer wiring can be formed by repeating the process of forming the interlayer insulating film 12 from the process of forming the wiring 33 and the plug 34. Moreover, the part of the interlayer insulation film 52 between the said wirings 53 can also be formed with a xerogel film or a fluororesin film by the same process.

상기 설명에서는, 반도체 소자가 형성된 바탕 기판(11) 상에 층간 절연막(12)을 형성한 예를 설명했지만, 반도체 소자가 형성되어 있지 않은 기판 상에 상기 설명한 구성의 층간 절연막(12), 접속공(26), 배선홈(27), 배선(33), 플러그(34) 등을 형성하는 경우에도 상기 제조 방법을 적용하는 것이 가능하다.In the above description, the example in which the interlayer insulating film 12 is formed on the base substrate 11 on which the semiconductor element is formed has been described. However, the interlayer insulating film 12 and the connection hole of the above-described configuration on the substrate on which the semiconductor element is not formed. In the case of forming the wiring 26, the wiring groove 27, the wiring 33, the plug 34, or the like, it is possible to apply the above manufacturing method.

상기 반도체 장치의 제조 방법에서는, 층간 절연막(12) 상에 그 층간 절연막(12)을 에칭할 때에 에칭 마스크로 되는 제1 마스크(25)를 형성하는 공정과, 제1 마스크(25) 상에 층간 절연막(12)을 에칭할 때의 에칭 마스크로 되는 것으로 제1 마스크(25)와는 재질이 상이한 제2 마스크(21)를 형성하는 공정을 구비하고 있기 때문에, 제1 마스크(25)를 에칭 마스크에 사용하여 층간 절연막(12)을 에칭하여 접속공(26)을 형성한다. 이어서, 제2 마스크(21)를 에칭 마스크에 사용하여 제1 마스크(25)와는 상이한 배선홈을 형성하는 패턴으로 층간 절연막(12)의 상층, 즉 제2 저유전율막(14)을 에칭하여 배선홈(27)을 형성하는 것이 가능하게 된다.In the method of manufacturing the semiconductor device, a step of forming the first mask 25 serving as an etching mask when etching the interlayer insulating film 12 on the interlayer insulating film 12, and the interlayer on the first mask 25. In order to serve as an etching mask for etching the insulating film 12, a step of forming a second mask 21 having a material different from that of the first mask 25 is provided. The interlayer insulating film 12 is etched to form the connection hole 26. Subsequently, the upper layer of the interlayer insulating film 12, that is, the second low dielectric constant film 14, is etched in a pattern in which the second mask 21 is used as an etching mask to form a wiring groove different from the first mask 25. It is possible to form the groove 27.

또, 동일 배선층의 배선 간으로 되는 층간 절연막의 상층, 즉 제2 저유전율막(14)을 크세로겔막 또는 불소 수지막으로 형성하기 때문에, 가장 배선 용량이 커지는 동일 배선층에서의 배선 간의 유전율이 1.8~2.4 정도로 되어, 배선 간 용량이 저감된다. 구체적으로는, 배선 간격이 가장 좁은, 특히 디자인 룰이 0.18㎛ 이하의 반도체 장치에서는, 배선 간격이 0.3㎛ 이하로 되는 부분에, 크세로겔막 또는 불소 수지막을 적용한다. 일반적으로, 배선 간격이 0.3㎛ 이하로 되는 부분은 배선 간 용량이 현저히 증가하지만, 크세로겔막 또는 불소 수지막을 사용함으로써, 배선 간 용량을 저감하는 효과가 얻어진다.In addition, since the upper layer of the interlayer insulating film between the wirings of the same wiring layer, that is, the second low dielectric constant film 14 is formed of a xerogel film or a fluororesin film, the dielectric constant between wirings in the same wiring layer having the largest wiring capacity is 1.8. It becomes about -2.4, and the capacitance between wirings is reduced. Specifically, in a semiconductor device having the narrowest wiring spacing, in particular, a design rule of 0.18 mu m or less, a xerogel film or a fluororesin film is applied to a portion where the wiring spacing is 0.3 mu m or less. In general, in the portion where the wiring interval is 0.3 µm or less, the capacitance between wirings increases remarkably, but the effect of reducing the capacitance between wirings is obtained by using a xerogel film or a fluororesin film.

한편, 0.3㎛보다도 넓은 배선 간격(예를 들면, 배선(53)과 배선(33)과의 사이)에서는, 용량의 증대에 관한 큰 영향은 없다. 따라서, 0.3㎛보다도 넓은 배선 간격의 부분에는, 비유전율이 3 이하의 유기막을 사용하면 충분하다. 이와 같이, 본 제조 방법에서는, 배선 간격의 미세화가 도모된다. 또, 배선 간에만 크세로겔 또는 불소 수지를 사용하고, 그 밖의 부분에는 저유전율의 유기막을 사용함으로써, 층간 절연막 전체의 기계적 강도가 현저하게 열화되는 것이 억제된다.On the other hand, in the wiring interval larger than 0.3 micrometer (for example, between the wiring 53 and the wiring 33), there is no big influence regarding the increase of a capacitance. Therefore, it is sufficient to use an organic film having a relative dielectric constant of 3 or less for the portion of the wiring interval wider than 0.3 m. As described above, in the present manufacturing method, the wiring interval can be reduced. Moreover, by using xerogel or a fluororesin only between the wirings and using an organic film having a low dielectric constant for other portions, it is suppressed that the mechanical strength of the entire interlayer insulating film is significantly degraded.

또, 층간 절연막(12)이 노출되어 있지 않은 상태에서, 제1, 제2 마스크(25, 21)를 형성할 때에 사용하는 레지스트 프로세스(레지스트막을 패터닝하는 공정)를 행하는 것이 가능하다. 즉, 제2 마스크(21)를 형성할 때의 레지스트 프로세스에서는, 바탕에 제1막(15)이 형성된 상태에 있기 때문에, 또 제1 마스크(25)를 형성할 때의 레지스트 프로세스에서는, 그 제1막(15)이 층간 절연막(12)을 덮고 있기 때문에, 유기막의 층간 절연막(12)을 노출시키지 않고, 레지스트 프로세스로 형성한 레지스트막(17, 22)을 제거하여 재차 레지스트막(17, 22)을 형성하고 패터닝을 행하는 레지스트의 재생 처리가 가능하게 된다. 또한, 제1 마스크를 형성할 때에 사용한 에칭 마스크로 되는 레지스트막(22)을 제1 저유전율막(13)의 에칭과 동시에 제거하는 것이 가능하게 되므로, 레지스트막(22)을 애싱에 의해 제거하는 작업을 필요로 하지 않는다. 그러므로, 프로세스가 간단하게 된다.Moreover, it is possible to perform the resist process (process of patterning a resist film) used when forming the 1st, 2nd masks 25 and 21 in the state in which the interlayer insulation film 12 is not exposed. That is, in the resist process at the time of forming the second mask 21, since the first film 15 is formed on the base, the resist process at the time of forming the first mask 25 is also used. Since the first film 15 covers the interlayer insulating film 12, the resist films 17 and 22 formed by the resist process are removed without exposing the interlayer insulating film 12 of the organic film and the resist films 17 and 22 are again present. ), And the regeneration process of the resist which performs patterning is possible. In addition, since the resist film 22 serving as the etching mask used to form the first mask can be removed at the same time as the etching of the first low dielectric constant film 13, the resist film 22 is removed by ashing. No work is required. Therefore, the process is simplified.

또, 접속공을 형성하기 위한 패턴으로 되는 개구부(24)를 제1 마스크(25)에 형성할 때의 레지스트 프로세스에 있어서, 즉, 레지스트막(22)에 개구부(23)를 형성하는 프로세스에 있어서, 미스얼라인먼트가 발생하여 배선홈을 형성하기 위한 패턴으로 되는 개구부(19)에 대하여 레지스트막(22)에 형성되는 개구부(23)가 비어져 나와 형성되었다고 해도, 제2 마스크(21)에도 접속공을 형성하기 위한 패턴으로 되는 개구부(도시하지 않음)를 형성하는 것이 가능하게 되기 때문에, 상기 도 8에 따라 설명한 바와 같이, 개구 면적이 좁아지도록 접속공이 형성되는 일은 없다.Moreover, in the resist process at the time of forming the opening part 24 which becomes a pattern for forming a connection hole in the 1st mask 25, ie, in the process of forming the opening part 23 in the resist film 22, Even if the openings 23 formed in the resist film 22 protrude from the openings 19 serving as patterns for forming wiring grooves due to misalignment, the connection holes are also formed in the second mask 21. Since it becomes possible to form an opening part (not shown) which becomes a pattern for forming a hole, as described with reference to FIG. 8, a connection hole is not formed so that an opening area may become narrow.

또한, 제1 마스크(25)로 되는 제1막(15)을 광 투과성의 재료, 여기에서는 산화 실리콘막으로 형성함으로써, 또 제2 마스크로 되는 제2막(16)을 광 투과성의 재료, 여기에서는 질화 실리콘막으로 형성함으로써, 그 후의 노광 공정에서, 마스크의 위치를 바탕에 맞추는, 이른바 마스크 얼라인먼트를 통상의 광을 사용한 얼라인먼트나 화상 처리를 사용한 얼라인먼트로 행할 수 있도록 되어 있다. 그리고, 산화 실리콘막, 질화 실리콘막 등이 얼라인먼트에 사용하는 파장 영역(200nm~1000nm)의 광을 투과하는 것은 알려져 있다.In addition, the first film 15 serving as the first mask 25 is formed of a light transmissive material, here, a silicon oxide film, so that the second film 16 serving as the second mask is formed of a light transmissive material and excitation. In the silicon nitride film, in the subsequent exposure step, the so-called mask alignment, which is based on the position of the mask, can be performed by alignment using normal light or alignment using image processing. And it is known that a silicon oxide film, a silicon nitride film, etc. transmit the light of the wavelength range (200 nm-1000 nm) used for alignment.

또, 재료 특성의 상위를 이용함으로써, 종래부터 사용되고 있던 유전율이 높은 에칭 스토퍼층(예를 들면, 질화 실리콘막, 산화 실리콘막 또는 산화 질화 실리콘막)을 이용할 필요가 없다. 예를 들면, 제2 저유전율막(14)(크세로겔막 또는 불소 수지막)을 에칭하는 조건으로, 제1 저유전율(13)(유기막)이 에칭되지 않는 조건을 선택하면, 배선홈(27)을 배선층이 되는 제2 저유전율막(14)에 제어성 양호하게 에칭에 의해 형성하는 것이 가능하다. 또, 접속공(26)을 형성하기 위한 에칭을 행할 때에는, 상기 설명한 바와 같이, 크세로겔 또는 불소 수지로 이루어지는 제2 저유전율막(14)을 에칭하는 동시에 유기막의 제1 저유전율막(13)도 에칭하면 된다.Moreover, by using the difference of material characteristics, it is not necessary to use the etching stopper layer (for example, a silicon nitride film, a silicon oxide film, or a silicon oxynitride film) with a high dielectric constant conventionally used. For example, when the conditions for etching the second low dielectric constant film 14 (xerogel film or fluororesin film) are selected, the wiring groove ( 27 can be formed in the second low dielectric constant film 14 serving as a wiring layer by etching with good controllability. In addition, when etching to form the connection hole 26, as described above, the second low dielectric constant film 14 made of xerogel or fluororesin is etched and the first low dielectric constant film 13 of the organic film. ) May also be etched.

다음에, 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시 형태를, 도 4의 제조 공정도에 따라 설명한다. 도 3에서는, 상기 도 1 및 도 2에 나타낸 구성 부품과 동일한 것에는 동일 부호를 부여한다.Next, 2nd Embodiment which concerns on the manufacturing method of the semiconductor device of this invention is demonstrated according to the manufacturing process drawing of FIG. In FIG. 3, the same code | symbol is attached | subjected to the same thing as the component shown by the said FIG. 1 and FIG.

도 3 (1)에 나타낸 바와 같이, 상기 도 1 (1)에 따라 설명한 것과 마찬가지로, 바탕 기판(11)은, 일예로서, 기판(51) 상에 트랜지스터(도시 생략)가 형성되고, 이것을 덮는 층간 절연막(52) 중에 배선(53)이 형성된 것이다. 이 바탕 기판(11) 상에 층간 절연막(12)의 하층 부분으로 되는 제1 저유전율막(13)을, 예를 들면 300nm~800nm 두께의 저유전율의 무기막으로 형성한다.As shown in FIG. 3 (1), as in the case of the base substrate 11, a transistor (not shown) is formed on the substrate 51 as an example, and the interlayer covering the substrate 51 is formed. The wiring 53 is formed in the insulating film 52. The first low dielectric constant film 13 serving as the lower layer portion of the interlayer insulating film 12 is formed on the base substrate 11 by, for example, an inorganic film having a low dielectric constant of 300 nm to 800 nm in thickness.

다음에, 상기 제1 저유전율막(13) 상에, 층간 절연막(12)의 상층 부분으로 되는 제2 저유전율막(14)을, 예를 들면 400nm의 막 두께로 성막한다. 이 제2 저유전율막(14)은 불소 수지로 형성한다. 이 불소 수지로서는, 상기 제1 실시 형태에서 설명한 바와 같은 재료를 사용하는 것이 가능하다.Next, a second low dielectric constant film 14 serving as an upper layer portion of the interlayer insulating film 12 is formed on the first low dielectric constant film 13 with a film thickness of 400 nm, for example. This second low dielectric constant film 14 is formed of a fluororesin. As this fluororesin, it is possible to use the material as described in the first embodiment.

이와 같이 하여, 바탕 기판(11) 상에, 제1 저유전율막(13)과 제2 저유전율막(14)으로 이루어지는 층간 절연막(12)을 형성했다.In this way, the interlayer insulating film 12 made of the first low dielectric constant film 13 and the second low dielectric constant film 14 was formed on the base substrate 11.

다음에, 상기 층간 절연막(12), 즉 상기 제2 저유전율막(14) 상에, 무기 마스크로서, 제1 마스크를 형성하기 위한 제1막(15)을, 예를 들면 50nm~300nm 두께의 산화 실리콘막으로 형성했다. 이어서, 제2 마스크를 형성하기 위한 제2막(16)을, 예를 들면 50nm~150nm 두께의 질화 실리콘막으로 형성했다. 그들 막의 성막 방법은, 상기 제1 실시 형태에서 설명한 것과 동일하다.Next, on the interlayer insulating film 12, that is, the second low dielectric constant film 14, as the inorganic mask, the first film 15 for forming the first mask is, for example, 50 nm to 300 nm thick. It was formed of a silicon oxide film. Next, the second film 16 for forming the second mask was formed of, for example, a silicon nitride film having a thickness of 50 nm to 150 nm. The film formation method of those films is the same as that described in the first embodiment.

이어서, 상기 도 1 (3)에 따라 설명한 것과 동일하게 하여, 상기 제2막(16)만을 에칭해서, 배선홈을 형성하기 위한 개구부(19)를 형성하고, 층간 절연막(12)에 배선홈을 형성할 때의 에칭 마스크로 되는 제2 마스크(21)를 형성한다.Subsequently, in the same manner as described with reference to FIG. 1 (3), only the second film 16 is etched to form an opening 19 for forming a wiring groove, and the wiring groove is formed in the interlayer insulating film 12. The 2nd mask 21 used as an etching mask at the time of forming is formed.

다음에, 상기 제2막(16) 및 제1막(15) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(22)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(22)을 패터닝하여, 접속공을 형성하기 위한 개구부(23)를, 제2막(16)을 평면시적으로 보아 상기 배선홈을 형성하기 위한 개구부(19) 내에 수납하도록 형성한다.Next, a resist film 22 is formed on the second film 16 and the first film 15 by using a conventional resist coating technique (for example, a spin coating method). Thereafter, the resist film 22 is patterned by a lithography technique so that the opening 23 for forming the interconnection hole is viewed in plan view with the opening 23 for forming the connection hole, and the opening 19 for forming the wiring groove. It is formed to accommodate in.

이어서, 상기 레지스트막(22)을 에칭 마스크에 사용하여, 상기 제1막(15)만을 에칭해서, 층간 절연막(12)에 접속공을 형성하기 위한 개구부(24)를 형성하고, 층간 절연막(12)에 접속공을 형성할 때의 에칭 마스크로 되는 제1 마스크(25)를 형성한다.Subsequently, using the resist film 22 as an etching mask, only the first film 15 is etched to form an opening 24 for forming a connection hole in the interlayer insulating film 12, and the interlayer insulating film 12 1st mask 25 used as an etching mask at the time of forming a connection hole in ().

계속해서, 상기 제1 마스크(25)를 에칭 마스크에 사용하여 층간 절연막(12)의 제2 저유전율막(14)을, 일반적인 에칭 장치를 사용하여 에칭한다. 이 에칭 조건은, 일예로서, 에칭 가스에 질소(N₂)(48㎤/min)와 헬륨(He)(200㎤/min)을 사용하고, 마이크로파 파워를 1.35kW(2.45GHz), RF 파워를 150W, 기판 온도를 -50℃로 설정한다. 그리고, 이 에칭에서는, 레지스트막(22)도 에칭되어 완전히 제거되기 때문에, 레지스트 제거를 행할 필요는 없다. 또, 제2 저유전율막(14)의 하층에는 무기막의 제1 저유전율막(13)이 있으므로, 제1 저유전율막(13) 상에서 에칭은 정지된다.Subsequently, the second low dielectric constant film 14 of the interlayer insulating film 12 is etched using the first mask 25 as an etching mask using a general etching apparatus. As an example of this etching condition, nitrogen (N ₂ ) (48 cm 3 / min) and helium (He) (200 cm 3 / min) are used as the etching gas, and microwave power is 1.35 kW (2.45 GHz) and RF power is used. 150 W and the substrate temperature are set to -50 ° C. In this etching, since the resist film 22 is also etched and completely removed, it is not necessary to perform resist removal. In addition, since the first low dielectric constant film 13 of the inorganic film is located under the second low dielectric constant film 14, the etching is stopped on the first low dielectric constant film 13.

다음에, 도 3 (2)에 나타낸 바와 같이, 질화 실리콘막(또는 금속 화합물막)으로 이루어지는 제2 마스크(21)를 사용하여, 먼저, 제1 마스크(25)를 에칭한다. 그 때, 제2 저유전율막(14)은 유기막으로 형성되어 있기 때문에, 그것이 에칭 마스크로 되어 무기막인 제1 저유전율막(13)이 에칭되어, 접속공(26)이 형성된다. 이 에칭에서는, 에칭 가스에는, 일예로서, 옥타플루오로부탄(C₄F₈)과 일산화 탄소(CO)를 사용한다.Next, as shown in FIG. 3 (2), the first mask 25 is first etched using the second mask 21 made of a silicon nitride film (or a metal compound film). At that time, since the second low dielectric constant film 14 is formed of an organic film, the second low dielectric constant film 14 becomes an etching mask, and the first low dielectric constant film 13, which is an inorganic film, is etched to form a connection hole 26. In this etching, octafluorobutane (C ₄ F ₈ ) and carbon monoxide (CO) are used as an etching gas as an example.

또한, 도 3 (3)에 나타낸 바와 같이, 제2 마스크(21)를 에칭 마스크에 사용하고, 제2 저유전율막(14)을 에칭하여, 배선홈(27)을 형성한다. 이 때의 에칭 조건은 전술한 제2 저유전율막(14)을 에칭하는 조건과 동일하다. 그리고, 이 에칭에서는, 제1 저유전율막(13)이 무기막이기 때문에, 에칭은 제1 저유전율막(13) 상에서 정지한다.As shown in FIG. 3 (3), the second low dielectric constant film 14 is etched using the second mask 21 for the etching mask to form the wiring groove 27. The etching conditions at this time are the same as the conditions for etching the second low dielectric constant film 14 described above. In this etching, since the first low dielectric constant film 13 is an inorganic film, the etching stops on the first low dielectric constant film 13.

도시는 하지 않지만, 그 후, 상기 도 2를 사용하여 상기 제1 실시 형태에서 설명한 것과 동일하게 하여, 배선홈(27) 내에 배리어 메탈층을 통해 배선을 형성하고, 접속공(26) 내에 배리어 메탈층을 통해 플러그를 형성한다.Although not shown, a wiring is then formed through the barrier metal layer in the wiring groove 27 in the same manner as described in the first embodiment using FIG. 2, and the barrier metal is formed in the connection hole 26. Form a plug through the layer.

이 제2 실시 형태도, 상기 제1 실시 형태와 마찬가지로, 상기 층간 절연막(12)의 형성 공정으로부터 배선 및 플러그의 형성 공정까지 반복 행함으로써, 다층 배선을 형성하는 것이 가능하게 된다. 또, 상기 배선(53) 간의 층간 절연막(52)의 부분도, 상기 동일한 프로세스에 의해, 크세로겔막 또는 불소 수지막과 같은 유기막으로 형성하는 것이 가능하다.Similarly to the first embodiment, the second embodiment can be repeatedly formed from the formation process of the interlayer insulating film 12 to the formation process of the wiring and the plug, thereby forming the multilayer wiring. In addition, the part of the interlayer insulation film 52 between the said wirings 53 can also be formed with an organic film like a xerogel film or a fluororesin film by the same process.

상기 설명에서는, 반도체 소자가 형성된 바탕 기판(11) 상에 층간 절연막(12)을 형성한 예를 설명했지만, 반도체 소자가 형성되어 있지 않은 기판 상에 상기 설명한 구성의 층간 절연막(12), 접속공(26), 배선홈(27), 배선, 플러그 등을 형성하는 경우에도 상기 제조 방법을 적용하는 것이 가능하다.In the above description, the example in which the interlayer insulating film 12 is formed on the base substrate 11 on which the semiconductor element is formed has been described. However, the interlayer insulating film 12 and the connection hole of the above-described configuration on the substrate on which the semiconductor element is not formed. Also in the case of forming the wiring 26, the wiring groove 27, the wiring, the plug and the like, it is possible to apply the above manufacturing method.

상기 제2 실시 형태에서의 반도체 장치의 제조 방법에서도, 상기 제1 실시 형태에서의 반도체 장치에 제조 방법과 동일한 작용, 효과가 얻어진다.Also in the manufacturing method of the semiconductor device of the said 2nd Embodiment, the effect | action and effect similar to the manufacturing method are acquired by the semiconductor device in the said 1st Embodiment.

다음에, 본 발명의 반도체 장치의 제조 방법에 관한 제3 실시 형태를, 도 4의 제조 공정도에 따라 설명한다. 도 4에서는, 상기 도 1에 나타낸 구성 부품과 동일한 것에는 동일 부호를 부여한다.Next, 3rd Embodiment which concerns on the manufacturing method of the semiconductor device of this invention is demonstrated according to the manufacturing process drawing of FIG. In FIG. 4, the same code | symbol is attached | subjected to the same thing as the component shown in FIG.

도 4 (1)에 나타낸 바와 같이, 바탕 기판(11)은, 일예로서, 기판(51) 상에 트랜지스터(도시 생략)가 형성되고, 이것을 덮는 층간 절연막(52) 중에 배선(53)이 형성된 것이다. 이 바탕 기판(11) 상에 층간 절연막(12)의 하층 부분으로 되는 제1 저유전율막(13)을, 예를 들면 300nm~800nm의 두께로 형성한다. 이 제1 저유전율막(13)은 배선층 간의 층간 절연막(ILD:Inter Level Dielectrics)으로 되는 것으로, 비유전율이 2.5 정도의 유기막으로 형성할 수 있다. 일예로서, 상기 제1 실시 형태에서 설명한 것과 동일한 재료로, 동일한 성막 방법으로 형성할 수 있다.As shown in FIG. 4 (1), the substrate 11 is formed by, for example, a transistor (not shown) on the substrate 51, and the wiring 53 is formed in the interlayer insulating film 52 covering the substrate 51. . The first low dielectric constant film 13 serving as the lower layer portion of the interlayer insulating film 12 is formed on the base substrate 11 to have a thickness of, for example, 300 nm to 800 nm. The first low dielectric constant film 13 becomes an interlayer dielectric (ILD: Inter Level Dielectrics) between wiring layers, and can be formed of an organic film having a relative dielectric constant of about 2.5. As an example, the same material as described in the first embodiment can be formed by the same film forming method.

이어서, 상기 제1 저유전율막(13) 상에 에칭 마스크로 되는 중간막(41)을, 예를 들면 산화 실리콘막으로 형성한다. 그 형성 방법은 상기 제1 실시 형태에서 설명한 산화 실리콘막의 형성 방법과 동일한 방법을 채용할 수 있다.Subsequently, an intermediate film 41 serving as an etching mask is formed on the first low dielectric constant film 13 by, for example, a silicon oxide film. The formation method can employ | adopt the method similar to the formation method of a silicon oxide film demonstrated in the said 1st Embodiment.

다음에, 상기 중간막(41) 상에, 층간 절연막(12)의 상층 부분으로 되는 제2 저유전율막(14)을, 예를 들면 400nm의 두께로 성막한다. 이 제2 저유전율막(14)은 불소 수지로 형성한다. 그 일예로서는, 플루오로카본막(환형 불소 수지. 테플론(PTFE), 비결정성 테플론[예를 들면, 듀퐁사제: 테플론 AF(상품명)], 불화 알릴에테르, 불화 폴리이미드 등과 같은 상기 제1 실시 형태에서 설명한 재료를 사용할 수 있다. 또는, 크세로겔(예를 들면, 포러스실리카)을 사용할 수 있다. 상기 불소 수지를 성막하는 방법은 상기 제1 실시 형태에서 설명한 것과 동일한 방법을 사용한다. 또는, 제2 저유전율막(14)을 크세로겔막으로 형성한다. 크세로겔막의 성막 방법은 상기 제1 실시 형태에서 설명한 것과 동일한 방법을 사용한다.Next, on the intermediate film 41, a second low dielectric constant film 14 serving as an upper portion of the interlayer insulating film 12 is formed to have a thickness of, for example, 400 nm. This second low dielectric constant film 14 is formed of a fluororesin. Examples thereof include fluorocarbon membranes (cyclic fluorine resin. Teflon (PTFE), amorphous Teflon (for example, Teflon AF (trade name) manufactured by DuPont), fluorinated allyl ether, fluorinated polyimide, and the like). The material described in the above can be used, or xerogel (for example, porous silica) can be used, and the same method as described in the first embodiment can be used for forming the fluorine resin. The second low dielectric constant film 14 is formed of a xerogel film .. The method of film formation of the xerogel film uses the same method as described in the first embodiment.

이와 같이 하여, 바탕 기판(11) 상에, 제1 저유전율막(13)과 중간막(41)과 제2 저유전율막(14)으로 이루어지는 층간 절연막(12)을 형성했다.In this manner, the interlayer insulating film 12 made of the first low dielectric constant film 13, the intermediate film 41, and the second low dielectric constant film 14 was formed on the base substrate 11.

다음에, 도 4 (2)에 나타낸 바와 같이, 상기 층간 절연막(12), 즉, 상기 제2 저유전율막(14) 상에, 무기 마스크로서, 제1 마스크를 형성하기 위한 제1막(15)을, 예를 들면 50nm~300nm 두께의 산화 실리콘막으로 형성했다. 이어서, 제2 마스크를 형성하기 위한 제2막(16)을, 예를 들면 50nm~150nm 두께의 질화 실리콘막으로 형성했다. 이들 막의 성막 방법은, 상기 제1 실시 형태에서 설명한 것과 동일한 방법을 사용할 수 있다.Next, as shown in FIG. 4 (2), on the interlayer insulating film 12, that is, the second low dielectric constant film 14, the first film 15 for forming a first mask as an inorganic mask. ) Was formed of, for example, a silicon oxide film having a thickness of 50 nm to 300 nm. Next, the second film 16 for forming the second mask was formed of, for example, a silicon nitride film having a thickness of 50 nm to 150 nm. As the film forming method of these films, the same method as described in the first embodiment can be used.

또, 산화 실리콘막을 형성하기 전에는, 필요에 따라, 특히 제2 저유전율막(15)의 산화가 문제로 되는 경우에는, 질화 실리콘막, 비결정성 실리콘, 질화 산화 실리콘막 또는 화학량론(化學量論)보다 실리콘이 많은 산화 실리콘막을 형성하는 것이 바람직하다. 즉, 환원성 분위기에서 CVD막을 형성한다. 막 두께는 될 수 있는 한 얇은 쪽이 바람직하고, 10nm 정도로 형성한다. 이와 같이, 제1막(15)을 얼라인먼트에 사용하는 파장 영역(예를 들면, 200nm~1000nm)의 광 투과성이 우수한 산화 실리콘막으로 형성하고, 제2막(16)도 얼라인먼트에 사용하는 파장 영역(예를 들면, 200nm~1000nm)의 광 투과성을 가지는 질화 실리콘막으로 형성하고 있다.In addition, before the formation of the silicon oxide film, a silicon nitride film, an amorphous silicon, a silicon nitride oxide film, or a stoichiometry, if necessary, particularly when oxidation of the second low dielectric constant film 15 is a problem. It is preferable to form a silicon oxide film containing more silicon than). That is, a CVD film is formed in a reducing atmosphere. The film thickness is preferably as thin as possible, and is formed at about 10 nm. In this manner, the first film 15 is formed of a silicon oxide film having excellent light transmittance in the wavelength region (for example, 200 nm to 1000 nm) used for alignment, and the wavelength region used for alignment is also used for the second film 16. It is formed of a silicon nitride film having a light transmittance (for example, 200 nm to 1000 nm).

다음에, 도 4 (3)에 나타낸 바와 같이, 상기 제2막(16) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(17)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(17)을 패터닝하여 배선홈을 형성하기 위한 개구부(18)를 형성한다.Next, as shown in FIG. 4 (3), a resist film 17 is formed on the second film 16 by using a conventional resist coating technique (for example, a spin coating method). Thereafter, the resist film 17 is patterned by lithography to form the openings 18 for forming the wiring grooves.

계속해서, 상기 레지스트막(17)을 에칭 마스크에 사용하여, 상기 제2막(16)만을 에칭해서, 배선홈을 형성하기 위한 개구부(19)를 형성하고, 층간 절연막(12)에 배선홈을 형성할 때의 에칭 마스크로 되는 제2 마스크(21)를 형성한다. 이 에칭은, 상기 제1 실시 형태에서 설명한 것과 동일한 방법으로 행하는 것이 가능하다. 그 후, 레지스트막(17)을 애싱에 의해 제거한다. 그리고, 도 1 (3)에서는, 레지스트막(17)을 제거하기 전의 상태를 나타냈다.Subsequently, using the resist film 17 as an etching mask, only the second film 16 is etched to form openings 19 for forming wiring grooves, and wiring grooves are formed in the interlayer insulating film 12. The 2nd mask 21 used as an etching mask at the time of forming is formed. This etching can be performed by the same method as described in the first embodiment. Thereafter, the resist film 17 is removed by ashing. 1 (3) shows a state before the resist film 17 is removed.

다음에, 도 4 (4)에 나타낸 바와 같이, 상기 제2막(16) 및 제1막(15) 상에 통상의 레지스트 도포 기술(예를 들면, 회전 도포법)을 사용하여 레지스트막(22)을 성막한다. 그 후, 리소그래피 기술에 의해, 레지스트막(22)을 패터닝하고, 접속공을 형상하기 위한 개구부(23)를, 예를 들면, 제2막(16)을 평면시적으로 보아 상기 배선홈을 형성하기 위한 개구부(19) 내에 수납하도록 형성한다. 그리고, 마스크 맞춤 변위가 발생한 경우라도, 개구부(23)를 최소한 일부가 개구부(19)에 겹치도록 형성하는 것이 필요하다.Next, as shown in FIG. 4 (4), on the said 2nd film | membrane 16 and the 1st film | membrane 15, the resist film 22 using normal resist coating technique (for example, a rotary coating method). ) Thereafter, the resist film 22 is patterned by a lithography technique, and the wiring groove is formed by planarly viewing the opening 23 for forming a connection hole, for example, the second film 16. It is formed to be accommodated in the opening 19 for. And even when mask fitting displacement occurs, it is necessary to form the opening part 23 so that at least one part may overlap with the opening part 19. FIG.

계속해서, 상기 제1 마스크(25)를 에칭 마스크에 사용하여 층간 절연막(12)의 제2 저유전율막(14)을, 일반적인 에칭 장치를 사용하여 에칭한다. 이 에칭 조건은, 일예로서, 에칭 가스에 질소를 사용하고, 필요에 따라, 암모니아, 수소 가스를 사용한다. 그리고, 이 에칭에서는, 탄화 불소계의 가스, 일산화 탄소(CO)는 반드시 필요로 하지 않는다. 또, 제2 저유전율막(14)의 하층에는, 산화 실리콘막의 중간막(41)이 있으므로, 상기 에칭은 중간막(41) 상에서 정지된다. 그리고, 이 에칭에서는, 레지스트막(22)은 유기막인 제2 저유전율막(14)을 에칭하는 동안에, 에칭되어 완전히 제거된다. 따라서, 여기에서는, 레지스트 애싱을 행할 필요가 없다.Subsequently, the second low dielectric constant film 14 of the interlayer insulating film 12 is etched using the first mask 25 as an etching mask using a general etching apparatus. This etching condition uses nitrogen as an etching gas as an example, and uses ammonia and hydrogen gas as needed. In this etching, fluorocarbon gas and carbon monoxide (CO) are not necessarily required. In addition, since the intermediate film 41 of the silicon oxide film is under the second low dielectric constant film 14, the etching is stopped on the intermediate film 41. In this etching, the resist film 22 is etched and completely removed while etching the second low dielectric constant film 14 which is the organic film. Therefore, there is no need to perform resist ashing here.

또한, 도 4 (5)에 나타낸 바와 같이, 제2 마스크(25)와 제2 저유전율막(14)을 에칭 마스크에 사용하고, 일반적인 에칭 장치를 사용하여, 제1 마스크(25)와 함께 중간막(41)을 에칭한다. 즉, 제2 마스크(21)에 형성되어 있는 배선홈을 형성하기 위한 개구부(19)를 전사(電寫)하도록 제1 마스크(25)를 에칭하는 동시에, 중간막(41)에 접속공을 형성하기 위한 개구부(42)를 에칭에 의해 형성한다. 이 에칭 조건은, 일예로서, 에칭 가스에 옥타플루오로부탄(C₄F₈)(5㎤/min)과 일산화 탄소(5㎤/min)와 알곤(Ar)(20㎤/min)을 사용하고, RF 플라즈마를 600W로 설정한다.In addition, as shown in Fig. 4 (5), the second mask 25 and the second low dielectric constant film 14 are used for the etching mask, and the intermediate film together with the first mask 25 using a general etching apparatus. (41) is etched. In other words, the first mask 25 is etched to transfer the opening 19 for forming the wiring groove formed in the second mask 21, and the connection hole is formed in the intermediate film 41. The opening part 42 for this is formed by etching. As an example of this etching condition, octafluorobutane (C ₄ F ₈ ) (5 cm 3 / min), carbon monoxide (5 cm 3 / min), and argon (Ar) (20 cm 3 / min) are used as the etching gas. , RF plasma is set to 600W.

다음에, 도 4 (6)에 나타낸 바와 같이, 제1 마스크(25)(제2 마스크(21)) 및 중간막(41)을 에칭 마스크에 사용하여 제2 저유전율막(14) 및 제1 저유전율막(13)을 에칭하고, 제2 저유전율막(14)에 배선홈(27)을 형성하는 동시에 제1 저유전율막(13)에 접속공(26)을 형성한다. 이 에칭에서의 에칭 가스에는 질소(N₂)를 사용하고, 필요에 따라, 암모니아, 수소 가스를 사용한다.Next, as shown in FIG. 4 (6), the second low dielectric constant film 14 and the first low dielectric film are used by using the first mask 25 (second mask 21) and the intermediate film 41 as etching masks. The dielectric constant film 13 is etched to form wiring grooves 27 in the second low dielectric constant film 14 and to form connection holes 26 in the first low dielectric constant film 13. Using an etching gas, the nitrogen (N ₂₎ in the etching, if necessary, uses ammonia, hydrogen gas.

도시하지 않지만, 그 후, 상기 도 2에 따라 설명한 것과 동일한 프로세스에 의해, 배선홈(27) 내에 배리어 메탈층을 통해 금속으로 이루어지는 배선을 형성하고, 접속공(26) 내에 배리어 메탈층을 통해 금속으로 이루어지는 플러그를 형성한다.Although not shown, a wiring made of metal is formed in the wiring groove 27 through the barrier metal layer in the same manner as described with reference to FIG. 2, and then the metal is formed through the barrier metal layer in the connection hole 26. A plug is formed.

상기 도 4에 따라 설명한 제3 실시 형태에서도, 상기 도 1에 따라 설명한 제1 실시 형태와 동일한 작용, 효과가 얻어진다.Also in the third embodiment described with reference to FIG. 4, the same operation and effect as those of the first embodiment described with reference to FIG. 1 can be obtained.

그리고, 상기 중간막(41)은 질화 산화 실리콘막, 질화 실리콘막으로 형성할 수도 있다. 또는, 제1 저유전율막(13)에 대하여 에칭 마스크로 되고, 제2 저유전율막(14)에 대하여 에칭 스토퍼로 되는 유기막으로 형성하는 것도 가능하다.The intermediate film 41 may be formed of a silicon nitride oxide film or a silicon nitride film. Alternatively, it is also possible to form an organic film which serves as an etching mask for the first low dielectric constant film 13 and an etching stopper for the second low dielectric constant film 14.

그리고, 상기 각 실시 형태에서 설명한, 크세로겔막, 불소 수지막, 그 밖의 유기막 등은, 미세화에 따르는 배선 간 용량의 증대를 억제하는 목적에서, 배선 구조에 채용되고 있다. 그 때, 비유전율이 3 이하의 재료로서는 유기막을 채용할 수 있고, 비유전율이 2.5 이하의 유기막 재료로서는 불소 수지를 채용할 수 있고, 비유전율이 2.5 이하의 재료로서는 수분을 함유하지 않는 그물코(網目) 구조를 가지는 겔인 크세로겔막을 채용할 수 있다.The xerogel film, the fluororesin film, the other organic film, and the like described in each of the above embodiments are employed in the wiring structure for the purpose of suppressing an increase in the inter-wire capacity due to miniaturization. In this case, an organic film can be employed as the material having a relative dielectric constant of 3 or less, a fluorine resin can be employed as the organic film material having a relative dielectric constant of 2.5 or less, and a moisture free material as a material having a relative dielectric constant of 2.5 or less. The xerogel film which is a gel which has a structure is employable.

상기 크세로겔 중, 반도체 장치에 사용할 수 있는 막으로서는, 실리카계의 겔이 있다. 예를 들면, 나노그라스사의 나노포러스실리카라고 하는 명칭의 것이 있다. 그러나, 이 종류의 크세로겔막은 기계적 강도, 열 전도성, 내열성, 내수성, 밀착성 등의 종래의 층간 절연막과 비교하여 떨어진다. 특히, 열 전도성이 유기막의 1/10~1/100으로 현저하게 나쁘다.Among the xerogels, there is a silica gel as a film that can be used for semiconductor devices. For example, there is a thing named Nanoporous silica of Nanograss. However, this kind of xerogel film is inferior in comparison with the conventional interlayer insulating film of mechanical strength, thermal conductivity, heat resistance, water resistance, adhesion and the like. In particular, the thermal conductivity is remarkably bad, 1/10 to 1/100 of the organic film.

한편, 불소 수지는 플라즈마 CVD에 의해 형성된 막[1997년의 IEDM(International Electron Devices Meeting)에서 니혼 덴키 가부시키가이샤(日本電氣株式會社)가 발표], 테플론(듀퐁사), 불화 폴리이미드(듀퐁사) 등의 상품이 개발되어 있다. 개발 중의 것으로는, 불화 파리린의 증착막, 불소 수지와 실리카의 공중합체(共重合體)가 존재한다. 그러나, 이들 막은 비유전율이 2.5 이상의 유기 폴리머와 비교하여, 기계적 강도, 열 전도성, 내열성, 밀착성 등이 떨어진다.On the other hand, the fluorine resin is formed by plasma CVD (presented by Nippon Denki Co., Ltd. at the 1997 International Electron Devices Meeting), Teflon (Dupont), and fluorinated polyimide (Dupont). ) Has been developed. Under development, a vapor-deposited film of fluorine and a copolymer of fluorine resin and silica exist. However, these films are inferior in mechanical strength, thermal conductivity, heat resistance, adhesion, and the like as compared to organic polymers having a relative dielectric constant of 2.5 or more.

그래서, 본 발명에서는, 상기 각 실시 형태에서 설명한 바와 같이, 크세로겔막과 이 크세로겔보다도 막질(膜質)이 양호한 유기막과의 조합, 또는 불소 수지막과 이 불소 수지보다도 막질이 양호한 유기막과의 조합으로, 신뢰성이 있는 배선 구조를 형성하는 것이 가능하게 되어 있다.Therefore, in the present invention, as described in the above embodiments, the combination of the xerogel film and the organic film having a better film quality than the xerogel, or the fluororesin film and the organic film having a better film quality than the fluororesin In combination with the above, it is possible to form a reliable wiring structure.

즉, 크세로겔막 또는 불소 수지막은, 미세화에 의해 가장 배선 용량이 커지는 배선 간의 부분에만 사용되고, 그 밖의 부분에는 유기막이나 무기 저유전율막을 사용한다. 구체적으로는, 배선 간격이 가장 좁은, 특히 디자인 룰이 0.18㎛ 이하의 반도체 장치에서는, 배선 간격이 0.3㎛ 이하로 되는 부분에서 배선 간 용량이 현저하게 증가하기 때문에, 배선 간격이 0.3㎛ 이하로 되는 부분에 크세로겔막 또는 불소 수지막을 적용한다. 이에 따라, 배선 간 용량을 저감하는 효과가 얻어진다. 한편, 0.3㎛보다도 넓은 배선 간격(예를 들면, 상하의 배선 간)에서는, 큰 영향은 없다. 따라서, 0.3㎛보다도 넓은 배선 간격의 부분에는, 비유전율이 0.3 이하의 유기막 등을 사용하면 충분하다.That is, a xerogel film or a fluororesin film is used only in the part between wirings with the largest wiring capacitance by miniaturization, and an organic film or an inorganic low dielectric constant film is used for other parts. Specifically, in the semiconductor device having the narrowest wiring interval, in particular, the design rule of 0.18 µm or less, since the capacitance between wirings increases remarkably at the portion where the wiring interval becomes 0.3 µm or less, the wiring interval becomes 0.3 µm or less. A xerogel film or a fluororesin film is applied to the part. Thereby, the effect of reducing the capacitance between wirings is obtained. On the other hand, there is no big influence in the wiring space | interval (for example, between upper and lower wiring) larger than 0.3 micrometer. Therefore, it is sufficient to use an organic film having a relative dielectric constant of 0.3 or less for a portion of the wiring interval wider than 0.3 µm.

다음에, 본 발명의 반도체 장치의 제조 방법에 관한 제4 실시 형태를 도 5의 제조 공정도에 따라 설명한다.Next, a fourth embodiment of the manufacturing method of the semiconductor device of the present invention will be described with reference to the manufacturing process diagram of FIG. 5.

도 5 (1)에 나타낸 바와 같이, 일예로서, 반도체 기판에 트랜지스터 등의 반도체 소자를 형성하고, 다시 배선, 절연막 등을 형성하여 기판(60)이 구성되어 있다. 이 기판(60)의 최상층에는 패시베이션막(61)이, 예를 들면, 배선 재료를 확산시키지 않는 재료인 질화 실리콘막으로 50nm 정도의 두께로 형성되어 있다.As shown in FIG. 5 (1), as an example, a semiconductor element such as a transistor is formed on a semiconductor substrate, and wiring, an insulating film, and the like are formed again to form the substrate 60. The passivation film 61 is formed in the uppermost layer of this board | substrate 60 by the silicon nitride film which is a material which does not diffuse wiring material, for example, with a thickness of about 50 nm.

그 후순으로, 접속공(예를 들면, 비어 홀)이 형성되는 제1 층간 절연막(62)을 산화 실리콘계의 재료로서, 예를 들면 산화 실리콘(SiO₂)막(무기막)을 500nm의 두께로 형성하고, 배선이 형성되는 제2 층간 절연막(63)을 유기계의 재료로서, 예를 들면 폴리알릴에테르막으로 500nm의 두께로 형성하고, 제1 마스크를 형성하기 위한 제1막(64)을, 예를 들면 산화 실리콘막으로 100nm의 두께로 형성하고, 제2 마스크를 형성하기 위한 제2막(65)을 예를 들면 질화 실리콘막으로 100nm의 두께로 형성한다.Subsequently, the first interlayer insulating film 62 in which the connection hole (for example, the via hole) is formed is used as a silicon oxide-based material, for example, a silicon oxide (SiO ₂ ) film (inorganic film) is formed to a thickness of 500 nm. The second interlayer insulating film 63, on which the wiring is formed, is formed to have a thickness of 500 nm with, for example, a polyallyl ether film as an organic material, and the first film 64 for forming a first mask is formed. For example, a silicon oxide film is formed to a thickness of 100 nm, and a second film 65 for forming a second mask is formed to be, for example, a silicon nitride film to a thickness of 100 nm.

이어서, 도 5 (2)에 나타낸 바와 같이, 통상의 레지스트 도포 공정 및 리소그래피 공정을 행하여, 상기 제2막(65) 상에 배선홈을 형성하기 위해 사용하는 레지스트 마스크(81)를 형성한다. 이 레지스트 마스크(81)에는 배선홈을 형성하기 위한 개구부(82)를 형성해 둔다.Next, as shown in Fig. 5 (2), a normal resist coating step and a lithography step are performed to form a resist mask 81 used to form wiring grooves on the second film 65. Then, as shown in FIG. The resist mask 81 is provided with an opening 82 for forming a wiring groove.

계속해서, 도 5 (3)에 나타낸 바와 같이, 상기 레지스트 마스크(81)[도 5 (2) 참조]를 사용하여 제1막(65)을 에칭하고, 배선홈을 형성하기 위한 배선홈 패턴(66)을 개구하여 제2 마스크(67)를 형성한다. 이 에칭에서는, 통상의 평행 평판형 플라즈마 에칭 장치를 사용하고, 에칭 가스에는 트리플루오로메탄(CHF₃)과 알곤(Ar)과 산소(O₂)를 사용했다. 또, 기판 온도는 0℃로 했다. 그 후, 레지스트 마스크(81)[상기 도 5 (2) 참조]를 제거한다.Subsequently, as shown in FIG. 5 (3), the wiring groove pattern for etching the first film 65 using the resist mask 81 (see FIG. 5 (2)) to form a wiring groove ( 66 is opened to form a second mask 67. In this etching, a conventional parallel plate type plasma etching apparatus was used, and trifluoromethane (CHF ₃ ), argon (Ar), and oxygen (O ₂ ) were used for the etching gas. In addition, the substrate temperature was 0 degreeC. Thereafter, the resist mask 81 (see Fig. 5 (2) above) is removed.

다음에, 도 5 (4)에 나타낸 바와 같이, 재차, 통상의 레지스트 도포 공정 및 리소그래피 공정을 행하여, 제2 마스크(67) 및 배선홈 패턴(66) 상에 접속공(예를 들면, 비어 홀)을 형성하기 위해 사용하는 레지스트 마스크(83)를 형성한다. 이 레지스트 마스크(83)에는 접속공을 형성하기 위한 개구부(84)를 배선홈 패턴(66)에 최소한 걸리도록 형성해 둔다.Next, as shown in Fig. 5 (4), a normal resist coating step and a lithography step are performed again to connect the connection holes (for example, via holes on the second mask 67 and the wiring groove pattern 66). Is used to form a resist mask 83 to be used. In this resist mask 83, an opening 84 for forming a connection hole is formed so as to be at least caught in the wiring groove pattern 66. As shown in FIG.

이어서, 도 5 (5)에 나타낸 바와 같이, 상기 레지스트 마스크(83)를 에칭 마스크에 사용하여 제1막(64)을 에칭해서 접속공을 형성하기 위한 접속공 패턴(68)을 형성하고, 제1 마스크(69)를 형성한다. 상기 제1막(64)의 에칭에서는, 통상의 평행 평판형 플라즈마 에칭 장치를 사용하고, 에칭 가스에는 옥타플루오로시클로부탄(C₄F₈)과 알곤(Ar)과 산소(O₂)를 사용했다. 또, 기판 온도는 0℃로 했다.Subsequently, as shown in FIG. 5 (5), the first mask 64 is etched using the resist mask 83 as an etching mask to form a connection hole pattern 68 for forming a connection hole. One mask 69 is formed. In the etching of the first film 64, a conventional parallel plate type plasma etching apparatus is used, and octafluorocyclobutane (C ₄ F ₈ ), argon (Ar), and oxygen (O ₂ ) are used for the etching gas. did. In addition, the substrate temperature was 0 degreeC.

또한, 도 5 (6)에 나타낸 바와 같이, 제1 마스크(69)를 에칭 마스크에 사용하여 제2 층간 절연막(63)을 에칭하고, 접속공 패턴(68)을 연장 형성한다. 이 에칭에서는, 레지스트 마스크(83)도 동시에 에칭되어 제거된다. 상기 제2 층간 절연막(63)의 에칭에서는, 통상의 고밀도 플라즈마 에칭 장치를 사용하고, 에칭 가스에는 암모니아(NH₃)를 사용했다. 또, 기판 온도는 -20℃로 했다.As shown in Fig. 5 (6), the second interlayer insulating film 63 is etched by using the first mask 69 as an etching mask, and the connection hole pattern 68 is extended. In this etching, the resist mask 83 is also etched and removed at the same time. In the etching of the second interlayer insulating film 63, a normal high density plasma etching apparatus was used, and ammonia (NH ₃ ) was used as the etching gas. In addition, the substrate temperature was -20 degreeC.

계속해서, 도 5 (7)에 나타낸 바와 같이, 제2 마스크(67)를 에칭 마스크로 하여 제1 마스크(69)에 배선홈 패턴(66)을 연장 형성한다. 이와 함께, 제 층간 절연막(63)을 에칭 마스크로 하여 제1 층간 절연막(62)을 에칭하고, 접속공(70)을 형성한다. 이 에칭에서는, 통상의 평행 평판형 플라즈마 에칭 장치를 사용하고, 에칭 가스에는 옥타플루오로시클로부탄(C₄H₈)과 알곤(Ar)과 산소(O₂)를 사용했다. 또, 기판 온도는 0℃로 설정했다.Subsequently, as shown in FIG. 5 (7), the wiring groove pattern 66 is extended to the first mask 69 using the second mask 67 as an etching mask. At the same time, the first interlayer insulating film 62 is etched using the first interlayer insulating film 63 as an etching mask to form a connection hole 70. In this etching, a conventional parallel plate type plasma etching apparatus was used, and octafluorocyclobutane (C ₄ H ₈ ), argon (Ar), and oxygen (O ₂ ) were used for the etching gas. Moreover, the substrate temperature was set to 0 degreeC.

이어서, 도 5 (8)에 나타낸 바와 같이, 제1 마스크(69)를 에칭 마스크에 사용하고 제2 층간 절연막(63)을 에칭하여 배선홈(71)을 형성한다. 에칭에서는, 통상의 고밀도 플라즈마 에칭 장치를 사용하고, 에칭 가스에는 암모니아(NH₃)를 사용했다. 또, 기판 온도는 -100℃로 했다.Subsequently, as shown in FIG. 5 (8), the first mask 69 is used for the etching mask and the second interlayer insulating film 63 is etched to form the wiring groove 71. In etching, a normal high density plasma etching apparatus was used, and ammonia (NH ₃ ) was used for the etching gas. In addition, the substrate temperature was -100 degreeC.

그 후, 도 5 (9)에 나타낸 바와 같이, 접속공(70)의 저부에 노출되어 있는 패시베이션막(61)을 에칭한다. 이 때, 동종의 재료로 형성되어 있는 제2 마스크(67)[상기 도 5 (8) 참조]도 에칭되어 제거된다. 이 에칭에서는, 질화 실리콘막이 선택적으로 이방성 에칭되도록, 통상의 고밀도 플라즈마 에칭 장치를 사용하고, 에칭 가스에 설퍼헥사플루오라이드(SF₆)를 사용했다. 또, 기판 온도는 0℃로 했다. 그 결과, 제2 층간 절연막(63)에 배선홈(71)이 형성되고, 그 배선홈(71)의 저부에 연속하여 제1 층간 절연막(62) 및 패시베이션막(61)에 접속공(70)이 형성된다.Thereafter, as shown in FIG. 5 (9), the passivation film 61 exposed to the bottom part of the connection hole 70 is etched. At this time, the second mask 67 (see Fig. 5 (8) above) formed of the same material is also etched and removed. In this etching, a conventional high density plasma etching apparatus was used, and sulfur hexafluoride (SF ₆ ) was used for the etching gas so that the silicon nitride film was selectively anisotropically etched. In addition, the substrate temperature was 0 degreeC. As a result, the wiring groove 71 is formed in the second interlayer insulating film 63, and the connection hole 70 is formed in the first interlayer insulating film 62 and the passivation film 61 in succession at the bottom of the wiring groove 71. Is formed.

상기 제1 층간 절연막(62)에는, 산화 실리콘(SiO₂)막을 사용했지만, 예를 들면 산불화 실리콘(SiOF)을 사용하는 것도 가능하다.A silicon oxide (SiO ₂ ) film was used for the first interlayer insulating film 62, but it is also possible to use silicon oxyfluoride (SiOF), for example.

상기 제2 마스크층(65)은 질화 실리콘막으로 형성했지만, 질화 티탄막 등의 고융점 금속 또는 고융점 금속 화합물막으로 형성하는 것도 가능하다. 즉, 산화 실리콘계의 재료에 대하여 에칭 선택성을 가지는 재료이면, 어떠한 재료도 사용할 수 있지만, 바람직하게는 광학적 얼라인먼트가 가능한 광 투과성의 막이 양호하다.The second mask layer 65 is formed of a silicon nitride film, but may be formed of a high melting metal or a high melting metal compound film such as a titanium nitride film. That is, any material can be used as long as it is a material having etching selectivity with respect to the silicon oxide-based material. Preferably, a light-transmissive film capable of optical alignment is preferable.

상기 도 5에 따라 설명한 제4 실시 형태에서는, 반도체 소자가 형성된 기판(60) 상에 제1, 제2 층간 절연막(62, 63)을 형성한 예를 설명했지만, 반도체 소자가 형성되어 있지 않은 기판 상에 상기 설명한 구성의 제1, 제2 층간 절연막(62, 63), 접속공(70), 배선홈(71) 등을 형성하는 경우에도 상기 도 5에 따라 설명한 제조 방법을 적용하는 것이 가능하다.In the fourth embodiment described with reference to FIG. 5, an example in which the first and second interlayer insulating films 62 and 63 are formed on the substrate 60 on which the semiconductor element is formed is described. However, the substrate on which the semiconductor element is not formed is described. Even when the first and second interlayer insulating films 62 and 63, the connection holes 70, the wiring grooves 71, and the like of the above-described configuration are formed, the manufacturing method described with reference to FIG. 5 can be applied. .

상기 제4 실시 형태에서의 반도체 장치의 제조 방법에서는, 제2 층간 절연막(63) 상에 제1, 제2 층간 절연막(62, 63)을 에칭할 때에 에칭 마스크로 되는 제1 마스크(69)를 형성하는 공정과, 제1 마스크(69) 상에 제2 층간 절연막(63)을 에칭할 때의 에칭 마스크로 되는 것으로 제1 마스크(69)와는 재질이 상이한 제2 마스크(67)를 형성하는 공정을 구비하고 있기 때문에, 제1 마스크(69)를 에칭 마스크에 사용하여 제1, 제2 층간 절연막(62, 63)을 에칭하여 접속공(70)을 형성한다. 이어서, 제2 마스크(67)를 에칭 마스크에 사용하여 제1 마스크(69)와는 상이한 배선홈을 형성하는 배선홈 패턴(66)이 형성된 제2 마스크(67)를 에칭 마스크에 사용하고, 제2 층간 절연막(63)을 에칭하여 배선홈(71)을 형성하는 것이 가능하게 된다.In the method for manufacturing a semiconductor device according to the fourth embodiment, the first mask 69 serving as an etching mask is etched when the first and second interlayer insulating films 62 and 63 are etched on the second interlayer insulating film 63. Forming a second mask 67 having a material different from that of the first mask 69 to serve as an etching mask for etching the second interlayer insulating film 63 on the first mask 69. Since the first mask 69 is used as an etching mask, the first and second interlayer insulating films 62 and 63 are etched to form the connection holes 70. Subsequently, a second mask 67 having a wiring groove pattern 66 forming a wiring groove different from the first mask 69 using the second mask 67 as an etching mask is used as the etching mask. It is possible to form the wiring groove 71 by etching the interlayer insulating film 63.

또, 산화 실리콘계 재료를 사용한 경우보다도 동일 배선층의 배선 간의 층간 절연막으로 되는 제2 층간 절연막(63)을 유기 폴리머인 폴리알릴에테르막으로 형성하기 때문에, 제2 층간 절연막(63)을 산화 실리콘계 재료로 형성한 경우보다도 배선 간의 유전율이 저감되므로, 배선 간 용량도 저감된다.In addition, since the second interlayer insulating film 63 serving as the interlayer insulating film between the wirings of the same wiring layer is formed of the polyallyl ether film of the organic polymer than the case where the silicon oxide material is used, the second interlayer insulating film 63 is made of the silicon oxide material. Since the dielectric constant between wirings is reduced rather than when formed, the capacitance between wirings is also reduced.

또, 제2 층간 절연막(63)이 노출되어 있지 않은 상태에서 제1, 제2 마스크(69, 67)를 형성할 때에 사용하는 레지스트 프로세스(레지스트막을 패터닝하는 공정)를 행하는 것이 가능하다. 즉, 제2 마스크(67)를 형성할 때의 레지스트 프로세스에서는, 바탕에 제1막(64)이 형성된 상태에 있기 때문에, 또 제1 마스크(69)를 형성할 때의 레지스트 프로세스에서는, 그 제1막(64)이 제2 층간 절연막(63)을 덮고 있기 때문에, 유기막의 제2 층간 절연막(63)을 노출시키지 않고, 레지스트 프로세스로 형성한 레지스트막(81, 83)을 제거하고 재차 레지스트막(81, 83)을 형성하여 패터닝을 행하는 레지스트의 재생 처리가 가능하게 된다. 또한, 제1 마스크(69)를 형성할 때에 사용한 에칭 마스크로 되는 레지스트막(83)을 제2 층간 절연막(63)의 에칭과 동시에 제거하는 것이 가능하게 되므로, 레지스트막(83)을 제거하는 작업을 필요로 하지 않는다. 그러므로, 프로세스가 간단해 진다.Moreover, it is possible to perform the resist process (process of patterning a resist film) used when forming the 1st, 2nd masks 69 and 67 in the state in which the 2nd interlayer insulation film 63 is not exposed. That is, in the resist process at the time of forming the second mask 67, since the first film 64 is formed on the base, the resist process at the time of forming the first mask 69 is also used. Since the first film 64 covers the second interlayer insulating film 63, the resist films 81 and 83 formed by the resist process are removed without exposing the second interlayer insulating film 63 of the organic film, and the resist film is again present. (81, 83) can be formed to allow regeneration of the resist for patterning. In addition, since the resist film 83 serving as the etching mask used to form the first mask 69 can be removed at the same time as the etching of the second interlayer insulating film 63, the operation of removing the resist film 83 is performed. Do not need. Therefore, the process is simplified.

또, 접속공(70)을 형성하기 위한 접속공 패턴(68)을 제1막(64)에 형성할 때의 레지스트 프로세스에 있어서, 즉, 레지스트막(83)에 개구부(84)를 형성하는 프로세스에 있어서, 미스얼라인먼트가 발생하여 제2 마스크(67)에 형성된 배선홈 패턴(66)에 대하여 레지스트막(83)에 형성되는 개구부(84)가 비어져 나와 형성되었다고 해도, 제2 마스크(67)에도 접속공을 형성하기 위한 패턴으로 되는 접속공 패턴(도시하지 않음)을 형성하는 것이 가능하게 된다. 다음에, 그 상세를 도 6에 따라 설명한다. 그리고, 도 6에서는 상단에 레이아웃도를 나타내고, 하단에 단면도를 나타냈다.Moreover, in the resist process at the time of forming the connection hole pattern 68 for forming the connection hole 70 in the 1st film 64, ie, the process of forming the opening part 84 in the resist film 83, In the second mask 67, even if misalignment occurs and the opening 84 formed in the resist film 83 protrudes from the wiring groove pattern 66 formed in the second mask 67. It is also possible to form a connection hole pattern (not shown) which serves as a pattern for forming the connection hole. Next, the detail is demonstrated according to FIG. 6 shows a layout diagram at the top and a cross section at the bottom.

도 6 (1)에 나타낸 바와 같이, 제2 마스크(67)에 형성된 배선홈 패턴(66)에 대하여 접속공 패턴을 형성하기 위한 레지스트막(83)에 형성된 개구부(84)가 변위되어 형성되어 있다. 이와 같은 경우라도, 도 6 (2)에 나타낸 바와 같이, 레지스트막(83)을 에칭 마스크에 사용하여 제2 마스크(67)를 에칭하고, 다시 제1막(64)을 에칭하고 접속공 패턴(68)을 형성하여, 제1 마스크(69)를 형성한다. 이에 따라, 제2 마스크(67)에는, 배선홈 패턴(66)과 접속공 패턴(68)이 형성되게 된다.As shown in FIG. 6 (1), the opening 84 formed in the resist film 83 for forming the connection hole pattern is displaced with respect to the wiring groove pattern 66 formed in the second mask 67. . Even in such a case, as shown in Fig. 6 (2), the second mask 67 is etched using the resist film 83 as an etching mask, and the first film 64 is etched again to form a connection hole pattern ( 68 is formed to form a first mask 69. As a result, the wiring groove pattern 66 and the connection hole pattern 68 are formed in the second mask 67.

이어서, 도 6 (3)에 나타낸 바와 같이, 제1 마스크(69)를 에칭 마스크에 사용하고 제2 층간 절연막(63)을 에칭하여, 접속공 패턴(68)을 연장 형성한다. 따라서, 접속공 패턴(68)은 설계대로의 개구 면적을 가지고 형성된다. 그리고, 이 에칭에서는, 레지스트 마스크(83)[상기 도 6 (2) 참조]도 동시에 에칭되어 제거된다.Subsequently, as shown in FIG. 6 (3), the first mask 69 is used as an etching mask and the second interlayer insulating film 63 is etched to extend the connection hole pattern 68. Therefore, the connection hole pattern 68 is formed with an opening area as designed. In this etching, the resist mask 83 (see FIG. 6 (2) above) is also etched and removed.

계속해서, 도 6 (4)에 나타낸 바와 같이, 제2 마스크(67)를 에칭 마스크로 하여 제1 마스크(67)에 배선홈 패턴(66)을 연장 형성한다. 이와 동시에, 제2 층간 절연막(63)을 에칭 마스크로 하고 제1 층간 절연막(62)을 에칭하여, 접속공(70)을 형성한다. 그 결과, 제2 층간 절연막(63)에 형성되어 있는 접속공 패턴(68)이 설계대로의 개구 면적을 가지고 형성되어 있기 때문에, 접속공(70)은 설계대로의 개구 면적을 가지고 형성된다.6 (4), the wiring groove pattern 66 is extended and formed in the 1st mask 67 using the 2nd mask 67 as an etching mask. At the same time, the first interlayer insulating film 62 is etched using the second interlayer insulating film 63 as an etching mask to form a connection hole 70. As a result, since the connection hole pattern 68 formed in the 2nd interlayer insulation film 63 is formed with the opening area as designed, the connection hole 70 is formed with the opening area as designed.

이어서, 도 6 (5)에 나타낸 바와 같이, 제1 마스크(69)를 에칭 마스크에 사용하여 제2 층간 절연막(63)을 에칭하여 배선홈(71)을 형성한다. 그 후, 도 6 (6)에 나타낸 바와 같이, 접속공(70)의 저부에 노출되어 있는 패시베이션막(61)을 에칭한다. 이 때, 동종의 재료로 형성되어 있는 제2 마스크(67)[상기 도 6 (5) 참조]도 에칭되어 제거된다. 그 결과, 제2 층간 절연막(63)에 배선홈(71)이 형성되고, 그 배선홈(71)의 저부에 연속하여 제1 층간 절연막(62) 및 패시베이션막(61)에 접속공(70)이 형성된다. 상기 설명한 바와 같이, 제2 층간 절연막(63)에 형성되어 있는 접속공 패턴(68)이 설계대로의 개구 면적을 가지고 형성되는 것, 및 접속공(70)을 형성한 후에 층간 절연막을 접속공(70)의 내부에 매입하는 것을 행하지 않음으로써, 상기 도 8에 따라 설명한 바와 같이, 개구 면적이 좁아지도록 접속공(70)이 형성되는 일은 없다.Subsequently, as shown in Fig. 6 (5), the second interlayer insulating film 63 is etched using the first mask 69 as an etching mask to form the wiring grooves 71. Thereafter, as shown in FIG. 6 (6), the passivation film 61 exposed to the bottom of the connection hole 70 is etched. At this time, the second mask 67 (see FIG. 6 (5) above) formed of the same material is also etched and removed. As a result, the wiring groove 71 is formed in the second interlayer insulating film 63, and the connection hole 70 is formed in the first interlayer insulating film 62 and the passivation film 61 in succession at the bottom of the wiring groove 71. Is formed. As described above, the connection hole pattern 68 formed in the second interlayer insulating film 63 is formed to have an opening area as designed, and after the connection hole 70 is formed, the interlayer insulating film is connected to the connection hole ( By not embedding in 70, the connection hole 70 is not formed so that opening area may become narrow as demonstrated with the said FIG.

그리고, 상기 설명에서는, 접속공 패턴을 형성할 때의 미스얼라인먼트에 의해 배선홈 패턴에 대하여 접속공 패턴이 변위되어 형성된 경우에, 접속공의 개구 면적을 확보할 수 있는 것을 설명했지만, 본 발명의 반도체 장치의 제조 방법에 의하면, 배선홈 패턴과 접속공 패턴이 상대적으로 변위되어 형성된 모든 경우에 대하여, 접속공의 개구 면적을 확보할 수 있다고 하는 효과를 갖는다.In the above description, the opening area of the connection hole can be secured when the connection hole pattern is displaced with respect to the wiring groove pattern due to misalignment at the time of forming the connection hole pattern. According to the method of manufacturing a semiconductor device, the opening area of the connection hole can be secured in all cases in which the wiring groove pattern and the connection hole pattern are formed to be relatively displaced.

또한, 제1 마스크(69)로 되는 제1막(65)을 광 투과성의 재료, 여기에서는 산화 실리콘막으로 형성함으로써, 또 제2 마스크로 되는 제2막(65)을 광 투과성의 재료, 여기에서는 질화 실리콘막으로 형성함으로써, 그 후의 노광 공정에서, 마스크의 위치를 바탕에 맞추는, 이른바 마스크 얼라인먼트를, 광을 사용한 얼라인먼트나 화상 처리를 사용한 얼라인먼트로 행할 수 있도록 되어 있다. 그리고, 산화 실리콘막, 질화 실리콘막 등은, 얼라인먼트에 사용하는 파장 영역(200nm~1000nm)의 광을 투과하는 것은 알려져 있다.In addition, the first film 65 serving as the first mask 69 is formed of a light transmissive material, here, a silicon oxide film, so that the second film 65 serving as the second mask is made of a light transmissive material and excitation. In the silicon nitride film, in the subsequent exposure step, the so-called mask alignment, which is based on the position of the mask, can be performed by alignment using light or alignment using image processing. And it is known that a silicon oxide film, a silicon nitride film, etc. transmit the light of the wavelength range (200 nm-1000 nm) used for alignment.

또한, 제1 층간 절연막(62)과 제2 층간 절연막(63)과의 재료 특성의 상위를 이용함으로써, 종래부터 사용되고 있던 유전율이 높은 에칭 스토퍼층(예를 들면, 질화 실리콘막, 산화 실리콘막 또는 산화 질화 실리콘막)을 사용할 필요가 없다. 예를 들면, 제2 층간 절연막(63)(유기막)을 에칭하는 조건으로, 제1 층간 절연막(62)이 에칭되지 않는 조건을 선택하면, 배선홈(71)을 배선층이 되는 제2 층간 절연막(63)에 제어성 양호하게 에칭에 의해 형성하는 것이 가능하다. 또, 접속공(70)을 형성하기 위한 에칭을 행할 때에는, 상기 설명한 바와 같이, 산화 실리콘막으로 이루어지는 제1 마스크(69)에 배선홈 패턴(66)을 연장 형성하는 동시에 산화 실리콘막으로 이루어지는 제1 층간 절연막(62)에도 에칭하면 된다.In addition, by utilizing the difference in material properties between the first interlayer insulating film 62 and the second interlayer insulating film 63, an etching stopper layer having a high dielectric constant conventionally used (for example, a silicon nitride film, a silicon oxide film or Silicon oxynitride film). For example, when the conditions for etching the second interlayer insulating film 63 (organic film) are selected, the second interlayer insulating film for forming the wiring groove 71 as the wiring layer is selected. It is possible to form the 63 at an excellent controllability by etching. In the etching process for forming the connection hole 70, as described above, the wiring groove pattern 66 is extended to the first mask 69 made of the silicon oxide film and made of a silicon oxide film. The interlayer insulating film 62 may also be etched.

이상, 설명한 바와 같이 본 발명에 의하면, 층간 절연막 상에 그 층간 절연막을 에칭할 때에 에칭 마스크로 되는 제1 마스크를 형성하는 공정과, 제1 마스크 상에 층간 절연막을 에칭할 때의 에칭 마스크로 되는 것으로 제1 마스크와는 재질이 상이한 제2 마스크를 형성하는 공정을 구비하고 있으므로, 제1 마스크를 에칭 마스크에 사용하여 층간 절연막을 에칭하여 접속공을 형성할 수 있고, 이어서 제2 마스크를 에칭 마스크에 사용하여 제1 마스크와는 상이한 패턴으로 층간 절연막을 에칭하여 배선홈을 형성할 수 있다.As described above, according to the present invention, a step of forming a first mask serving as an etching mask when etching the interlayer insulating film on the interlayer insulating film, and an etching mask for etching the interlayer insulating film on the first mask Since a second mask having a material different from that of the first mask is formed, the interlayer insulating film can be etched using the first mask as an etching mask to form a connection hole, and then the second mask is an etching mask. The interconnect grooves can be formed by etching the interlayer insulating film in a pattern different from that of the first mask.

또, 상기 층간 절연막 중, 동일 배선층의 배선 간이 되는 층간 절연막의 상층을 크세로겔막 또는 불소 수지막으로 형성하는 제조 방법에 의하면, 배선 간 용량의 저감이 가능하게 된다. 또, 상기 층간 절연막 중, 배선층 간의 층간 절연막에 유기막 또는 무기막을 사용함으로써, 배선 간의 층간 절연막을 크세로겔 또는 불소 수지를 사용해도, 층간 절연막 전체의 기계적 강도의 열화를 방지할 수 있다. 따라서, 동 배선과 불소 수지와 유기막을 조합한 반도체 장치, 또는 동 배선과 크세로겔과 유기막을 조합한 반도체 장치의 수율을 저하시키지 않고 반도체 장치를 형성할 수 있다.Moreover, according to the manufacturing method which forms the upper layer of the interlayer insulation film used as the wiring of the same wiring layer among the said interlayer insulation films, it becomes possible to reduce inter-wire capacitance. Further, by using an organic film or an inorganic film as the interlayer insulating film between the wiring layers among the above interlayer insulating films, deterioration of the mechanical strength of the whole interlayer insulating film can be prevented even when xerogel or fluorine resin is used as the interlayer insulating film between wirings. Therefore, a semiconductor device can be formed without reducing the yield of the semiconductor device which combined the copper wiring, the fluororesin, and the organic film, or the semiconductor device which combined the copper wiring, the xerogel and the organic film.

또, 제2 마스크를 형성할 때의 레지스트 프로세스에서는, 바탕에 제1막이 형성된 상태에 있기 때문에, 또 제1 마스크를 형성할 때의 레지스트 프로세스에서는, 그 제1막이 층간 절연막을 덮고 있기 때문에, 제1, 제2 마스크를 형성할 때에 사용하는 레지스트 프로세스는, 층간 절연막이 노출되어 있지 않은 상태에서 행하는 것이 가능하다. 그러므로, 레지스트 프로세스에서의 레지스트막의 재생 처리가 가능하게 된다.In the resist process at the time of forming the second mask, since the first film is formed on the base, and in the resist process at the time of forming the first mask, the first film covers the interlayer insulating film. The resist process used when forming a 1st, 2nd mask can be performed in the state in which the interlayer insulation film is not exposed. Therefore, the regeneration process of the resist film in the resist process becomes possible.

또, 접속공을 형성하기 위한 패턴을 제1 마스크를 형성할 때에 미스얼라인먼트가 발생했다고 해도, 제2 마스크에도 접속공을 형성하기 위한 패턴을 형성할 수 있다. 그러므로, 상기 도 8에 따라 설명한 바와 같은 접속공의 개구 면적이 좁아지는 일은 없다.In addition, even if misalignment occurs when the pattern for forming the connection hole is formed in the first mask, the pattern for forming the connection hole in the second mask can be formed. Therefore, the opening area of the connection hole as described above with reference to FIG. 8 does not become narrow.

또한, 제1 마스크 및 제2 마스크를, 광 투과성을 가지는 재료로 형성함으로써, 제1 마스크를 형성하기 위한 막 및 제2 마스크를 형성하기 위한 막을 형성한 후에 행해지는 리소그래피 공정의 노광 공정에서의 마스크 얼라인먼트를 종래와 동일한 얼라인먼트 방법으로 행하는 것이 가능하게 된다.In addition, the mask in the exposure process of the lithography process performed after forming the film | membrane for forming a 1st mask, and the film | membrane for forming a 2nd mask by forming a 1st mask and a 2nd mask with the material which has a light transmittance is made. It becomes possible to perform alignment by the same alignment method as the conventional one.

Claims

In the manufacturing method of a semiconductor device provided with the interlayer insulation film containing a Xerogel film or an organic film,

Forming a first mask serving as an etching mask when etching the interlayer insulating film on the interlayer insulating film;

Forming a second mask having a material different from that of the first mask by being an etching mask for etching the interlayer insulating film on the first mask;

A method for manufacturing a semiconductor device, comprising:

The method of claim 1,

The first mask and the second mask are formed of a material having light transmittance.

The method of claim 1,

A pattern for forming a wiring groove is formed in the second mask,

And a pattern for forming a connection hole so that at least a portion of the pattern for forming the wiring groove overlaps the first mask.

The method of claim 3,

The pattern for forming the wiring groove is formed in the second mask, and the pattern for forming the connection hole is formed in the first mask so that at least a part of the pattern for forming the wiring groove overlaps. ,

Forming a first film for forming the first mask on the interlayer insulating film, and then forming a second film for forming the second mask on the first film;

Forming a pattern for forming a wiring groove in the second film to form the second mask;

And forming a pattern for forming a connection hole in the first film so that at least a portion of the pattern for forming the wiring groove overlaps the pattern for forming the first mask.

The method of claim 5,

The method of claim 1,

Of the interlayer insulating film,

A lower layer of the interlayer insulating film between the wiring layers is formed of an organic film,

A method of manufacturing a semiconductor device, wherein an upper layer of an interlayer insulating film between wirings of the same wiring layer is formed of the xerogel film or organic film.

The method of claim 7, wherein

And the first mask and the second mask are formed of a material having light transmittance.

The method of claim 7, wherein

A pattern for forming a wiring groove is formed in the second mask,

The method of claim 9,

The method of forming a pattern for forming the wiring groove in the second mask, and the pattern for forming the connection hole is formed in the first mask so that at least a portion of the pattern for forming the wiring groove overlaps.

The method of claim 11,

After forming the first mask,

A step of forming a connection hole by etching the interlayer insulating film using a resist film used as an etching mask in successively forming the first mask and the first mask as an etching mask;

And forming a wiring groove in the upper layer of the first mask and the interlayer insulating film by etching using the second mask.

The method of claim 13,

The method of claim 1,

Of the interlayer insulating film,

A lower layer of the interlayer insulating film between the wiring layers is formed of an inorganic film,

A method of manufacturing a semiconductor device, wherein an upper layer of an interlayer insulating film serving as wiring between the same wiring layers is formed of the organic film.

The method of claim 15,

A pattern for forming a wiring groove is formed in the second mask,

The method of claim 17,

The method of claim 19,

After forming the first mask,

Forming an opening for forming a connection hole in the upper layer of the interlayer insulating film by using the first mask as an etching mask;

Forming an opening for forming a wiring groove in the first mask by etching using the second mask, and forming a connection hole in the lower layer of the interlayer insulating film using the upper layer of the interlayer insulating film as a mask;

And forming a wiring groove in the upper layer of the interlayer insulating film by using the second mask as an etching mask.

The method of claim 21,