KR20000075224A

KR20000075224A - Asynchronous transfer mode cell routing method

Info

Publication number: KR20000075224A
Application number: KR1019990019715A
Authority: KR
Inventors: 정형록; 김경수
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2000-12-15

Abstract

PURPOSE: A method for routing a cell of an asynchronous transfer mode(ATM) is provided to supply a data bus controller transmitting the cell to an outlet queue without passing through a data bus if the input cell is sensed as a cell having an interior destination. CONSTITUTION: A head processor(311) detects a virtual path/a virtual channel from an inputted cell header, and refers to an external translation RAM(TRAM) to decide whether an inputted cell is an internal data cell having an internal destination. If so, the head processor generates an enable signal. An outlet queue has an internal data queue(411). A multiplexer(410) transmits the inputted cell to the internal data queue when the multiplexer senses that the enable signal is generated. If the multiplexer does not sense that the enable signal is generated, the multiplexer transmits the inputted cell to a receiving data queue(317).

Description

Asynchronous transfer mode cell routing method

본 발명은 비동기전송모드(Asynchronous Transfer Mode: 이하 ATM이라 함.) 셀(cell)을 이용하여 데이터를 전송하는 ATM망 내에서의 효과적인 셀 라우팅 (routing)에 관한 것으로, 특히 입력 셀이 내부(internal) 목적지를 갖는 셀임을 감지하면 데이터 버스를 거치지 않고 바로 아웃렛 큐(outlet queue)로 전달되게 하는 데이터 버스 제어기에 관한 것이다.The present invention relates to efficient cell routing in an ATM network that transmits data using an asynchronous transfer mode (hereinafter, referred to as ATM). In particular, an input cell is internal. The present invention relates to a data bus controller that detects a cell having a destination and transfers the data directly to an outlet queue without passing through the data bus.

도 1은 종래의 셀버스(Cellbus) 버스(bus)와 그 셀버스 버스 제어기의 구성을 나타낸 도면이다. 상기 셀버스 버스는 트랜스위치(TRANswitch)사에서 개발한 32비트 데이터 버스이다.1 is a view showing the configuration of a conventional Cellbus bus and its Cellbus bus controller. The cellbus bus is a 32-bit data bus developed by TRANswitch.

도시된 바에 따르면, 여러 개의 보드가 하나의 셀버스 버스에 달려 있는 형태이다. 각 보드는 ATM 데이터 버스상에서의 셀의 전송과 수신을 담당하며, 이들중 하나는 마스터(master)로서의 역할을 하고 나머지는 슬레이브(slave) 역할을 한다.As shown, several boards are attached to one Cellbus bus. Each board is responsible for transmitting and receiving cells on the ATM data bus, one of which acts as a master and the other as a slave.

도 2는 도 1중 셀버스 버스 제어기의 세부적인 구성을 나타낸 도면이다.FIG. 2 is a diagram illustrating a detailed configuration of the cell bus bus controller of FIG. 1.

참조번호 60은 외부 변환 램(Translation RAM: 이하 TRAM이라 함.)을 나타낸 것으로, 입력되는 셀이 셀버스 버스상에서 라우팅되는 정보를 가지고 있는 메모리(look up table) 이다. 참조번호 70은 마이컴 인터페이스를 나타낸 것이다.Reference numeral 60 denotes a translation RAM (hereinafter referred to as a TRAM), and is a memory (look up table) having information that an input cell is routed on a cell bus. Reference numeral 70 denotes a microcomputer interface.

참조번호 20은 셀버스 버스를 제어하기 위해 트랜스위치(TRANswitch)사에서 개발한 큐비트-프로(CUBIT-pro)라는 공지의 칩을 예시한 것이다. 입력 셀은 UTOPIA(Universal Test Operation Physical Interface for ATM)으로부터 제공되는 것이다.Reference numeral 20 illustrates a known chip called CUBIT-pro, developed by TRANswitch for controlling the Cellbus bus. The input cell is from UTOPIA (Universal Test Operation Physical Interface for ATM).

도 3은 종래의 경우 목적지에서의 ATM 셀의 라우팅 경로를 나타낸 도면이다.3 is a diagram illustrating a routing path of an ATM cell at a destination in the conventional case.

임의의 ATM 셀이 셀버스 버스 제어기에 들어오게 되면, 무조건 데이터 큐에 삽입된다. 그러므로 목적지(destination)가 해당 보드나 마이크로프로세서인 경우에 셀버스를 거쳐서 다시 들어오는 형태가 된다. 이런 과정에 떠른 시간적인 문제가 발생한다. 독점적(propriatary) 운영 셀이나 제어 셀이 해당 보드나 마이크로프로세서에 들어 왔을 때 이것을 실시간으로 처리하지 못하는 문제점이 있다. 이러한 점은 한정된 자원(resource), 즉 셀버스 버스를 효율적으로 사용하지 못하는 결과를 가져온다.When any ATM cell enters the cellbus bus controller, it is unconditionally inserted into the data queue. Therefore, if the destination is the board or microprocessor, it is coming back through the cell bus. There is a time issue in this process. The problem is that when a proprietary operating cell or control cell enters the board or microprocessor, it cannot process it in real time. This results in the inefficient use of limited resources, or the cellbus bus.

따라서 본 발명의 목적은 입력 셀이 내부 목적지를 갖는 셀이라는 것을 감지하면 데이터 버스를 거치지 않고 바로 아웃렛 큐로 전달되게 하는 데이터 버스제어기를 제공함에 있다.Accordingly, an object of the present invention is to provide a data bus controller that detects that an input cell is a cell having an internal destination and is delivered directly to an outlet queue without passing through the data bus.

상기한 목적을 달성하기 위한 본 데이터 버스 제어기는 입력되는 셀이 데이터 버스 상에서 라우팅되는 정보를 가지고 있는 메모리와, 입력되는 셀의 헤더로부터 가상경로/가상채널을 검출하고 이로써 상기 메모리를 참조하여 상기 입력된 셀이 내부 목적지를 가지는 내부 데이터 셀인지 여부를 판단하여 내부 데이터 셀이면 인에이블신호를 발생하는 헤더 프로세서와, 내부 데이터 큐를 포함하는 아웃렛 큐와, 상기 인에이블신호의 발생을 감지하면 상기 입력된 셀을 상기 내부 데이터 큐에 전달하는 디멀티플렉서로 구성됨을 특징으로 한다.In order to achieve the above object, the present data bus controller detects a virtual path / virtual channel from a memory of an input cell having information routed on a data bus, and a header of an input cell, thereby referencing the memory with reference to the memory. A header processor for generating an enable signal if the internal cell is an internal data cell having an internal destination, an outlet queue including an internal data queue, and the input if the generation of the enable signal is detected And a demultiplexer for delivering the cell to the internal data queue.

도 1은 종래의 셀버스(Cellbus) 버스(bus)와 그 셀버스 버스 제어기의 구성을 나타낸 도면1 is a diagram showing the configuration of a conventional Cellbus bus and its Cellbus bus controller.

도 2는 도 1중 셀버스 버스 제어기의 세부적인 구성을 나타낸 도면FIG. 2 is a diagram illustrating a detailed configuration of the cell bus bus controller of FIG. 1; FIG.

도 3은 종래의 경우 목적지에서의 ATM 셀의 라우팅 경로를 나타낸 도면3 illustrates a routing path of an ATM cell at a destination in the conventional case.

도 4는 본 발명의 실시 예에 따른 셀버스 버스와 그 셀버스 버스 제어기의 구성을 나타낸 도면4 is a diagram illustrating a configuration of a cell bus bus and a cell bus bus controller according to an exemplary embodiment of the present invention.

도 5는 본 발명의 실시 예에 따른 목적지에서의 ATM 셀의 라우팅 경로를 나타낸 도면5 illustrates a routing path of an ATM cell at a destination according to an embodiment of the present invention.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings. In addition, many specific details appear in the following description, which is provided to help a more general understanding of the present invention, and the present invention may be practiced without these specific details. Will be self-evident. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 4는 본 발명의 실시 예에 따른 셀버스 버스와 그 셀버스 버스 제어기의 구성을 나타낸 도면이다.4 is a diagram illustrating a configuration of a cell bus bus and a cell bus bus controller according to an exemplary embodiment of the present invention.

헤더 프로세서(311)는 입력되는 셀의 헤더로부터 가상경로/가상채널을 검출하고 이로써 상기 외부 TRAM(60)을 참조하여 상기 입력된 셀이 내부 목적지를 가지는 내부 데이터 셀(internal data cell)인지 여부를 판단하고 내부 데이터 셀이면 인에이블신호를 발생한다. 상기 내부 데이터 셀은 셀 데이터 목적지를 셀버스 버스 이후에 있는 장치와 이전에 있는 장치로 나눌 경우 셀버스 버스 이전에 있는 장치로 가는 셀을 말한다.The header processor 311 detects a virtual path / virtual channel from a header of an input cell, thereby referring to the external TRAM 60 to determine whether the input cell is an internal data cell having an internal destination. If it is determined and is an internal data cell, an enable signal is generated. The internal data cell refers to a cell going to a device before the cell bus bus when the cell data destination is divided into a device after the cell bus bus and a device before the cell bus bus.

아웃렛 큐는 내부 데이터 큐(411)을 더 포함한다. 디멀티플렉서(410)는 상기 인에이블신호의 발생을 감지하면 상기 입력된 셀을 상기 내부 데이터 큐에 전달하는 역할을 한다. 상기 인에이블신호의 발생이 감지되지 않은 경우 상기 입력된 셀은 수신 데이터 큐(317)에 전달된다. 외부 TRAM(60)에는 셀버스 버스가 내부 데이터 셀이라는 것을 감지하기 위해서 사용자가 미리 접속(connection)을 구성(configuration)해서 형성해놓는다.The outlet queue further includes an internal data queue 411. When the demultiplexer 410 detects the generation of the enable signal, the demultiplexer 410 transfers the input cell to the internal data queue. When the generation of the enable signal is not detected, the input cell is transferred to the reception data queue 317. In the external TRAM 60, a user configures a connection in advance in order to detect that the cell bus is an internal data cell.

이상을 제외한 구성 및 동작은 도 2의 그것들과 같다.The configuration and operation except for the above are the same as those of FIG.

도 5는 본 발명의 실시 예에 따른 목적지에서의 ATM 셀의 라우팅 경로를 나타낸 도면이다.5 is a diagram illustrating a routing path of an ATM cell at a destination according to an embodiment of the present invention.

도시된 바와 같이, 내부 데이터 셀은 셀버스 버스를 거치지 않고 곧바로 아웃렛 큐로 갈 수 있다. 기존에 4가지[high priority, CBR, VBR, ABR]로 분할(split)하였던 아웃렛 큐에 내부 데이터 큐를 더 추가하여 내부에 사용될 데이터 셀이 불필요하게 셀버스를 거치지 않고 상기 내부 데이터 큐로 바로 전달되도록 한다. 이때 이러한 내부의 동작은 내부 목적지를 가진 가상 경로/ 가상 채널(Virtual Path/ Virtual Channel: 이하 VP/VC라 함.)을 가진 데이터 셀이 들어올 경우 TRAM에서 내부 데이터 셀이라는 것을 디멀티플렉서를 인에이블시킴으로써 알려 주고 인에이블된 디멀티플렉서는 데이터 셀을 수신 데이터 큐가 아닌 아웃렛 큐에 있는 내부 데이터 큐로 보낸다.As shown, internal data cells can go directly to the outlet queue without going through the cellbus bus. The internal data queue is added to the outlet queue that was split into four priorities (high priority, CBR, VBR, and ABR) so that data cells to be used can be transferred directly to the internal data queue without going through cell buses unnecessarily. do. This internal operation is then informed by enabling the demultiplexer that the TRAM is an internal data cell when a data cell with a virtual path / virtual channel (VP / VC) with an internal destination comes in. The demultiplexer enabled and sent sends the data cells to the internal data queue in the outlet queue, not the receive data queue.

상술한 바와 같이 본 발명은 자원을 줄일 수 있다는 장점을 가진다. 구체적으로, 셀버스를 사용하지 않기 때문에 다른 셀이 그 버스를 사용할 수 있다. 또한 셀이 셀버스를 거치는 시간만큼의 시간을 줄일 수 있다.As described above, the present invention has an advantage of reducing resources. Specifically, since the cell bus is not used, other cells may use the bus. In addition, the time required for the cell to pass through the cell bus can be reduced.

Claims

A memory containing information that the incoming cell is routed on the data bus,

A header processor that detects a virtual path / virtual channel from a header of an input cell, thereby determining whether the input cell is an internal data cell having an internal destination by referring to the memory, and generating an enable signal if the internal data cell is an internal data cell; ,

An outlet queue containing an internal data queue,

And a demultiplexer configured to transfer the input cell to the internal data queue upon detecting the occurrence of the enable signal.

The method of claim 1, wherein the demultiplexer,

And if the generation of the enable signal is not detected, transferring the input cell to a reception data queue.

The method according to claim 1 or 2,

And the data bus is a 32-bit data bus.