KR20000074263A - A semiconductor device and fabricating method thereof - Google Patents
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Abstract
Description
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로, 특히, 메모리 셀의 면적을 증가시키지 않고 커패시터의 정전 용량을 증가시키고 커패시터와 비트라인 사이의 기생 정전 용량을 감소시킬 수 있는 반도체장치 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device capable of increasing the capacitance of a capacitor and reducing the parasitic capacitance between the capacitor and the bit line without increasing the area of the memory cell. It is about.
반도체장치는 고집적화 됨에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 정전 용량을 갖도록 정전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 커패시터의 정전 용량은 하부 전극과 상부 전극 사이의 유전층의 면적 및 두께와 이 유전층을 이루는 유전 물질의 종류에 따라 정해진다. 그러므로, 커패시터의 정전 용량을 증가시키기 위해 유전층을 넓고 얇을 뿐만 아니라 고유전 물질로 형성한다. 상기에서 유전층의 크기를 증가시키기 위해서는 하부 전극의 표면적을 증가시켜야 한다.As semiconductor devices have been highly integrated, many studies have been conducted to increase the capacitance of the capacitor so that the capacitor has a constant capacitance even if the cell area is reduced. The capacitance of the capacitor is determined by the area and thickness of the dielectric layer between the lower electrode and the upper electrode and the type of dielectric material constituting the dielectric layer. Therefore, in order to increase the capacitance of the capacitor, the dielectric layer is not only wide and thin, but also formed of a high dielectric material. In order to increase the size of the dielectric layer, it is necessary to increase the surface area of the lower electrode.
도 1은 종래 기술에 따른 반도체장치의 평면도이다.1 is a plan view of a semiconductor device according to the prior art.
도 1을 참조하면, 반도체기판(11) 표면 상에 다수 개의 워드라인(15a)(15b)(15c)(15d)이 평행하게 횡(raw) 방향으로 연장되고, 다수 개의 비트라인(25a)(25b)(25c)가 평행하게 종(column) 방향으로 연장되며, 이 워드라인들과 비트라인들 사이의 각각의 교차점(crossing portion) 부근에 다수 개의 메모리 셀이 배열된다.Referring to FIG. 1, a plurality of word lines 15a, 15b, 15c and 15d extend in parallel in a raw direction on a surface of a semiconductor substrate 11, and a plurality of bit lines 25a ( 25b) 25c extend in parallel in the column direction, and a plurality of memory cells are arranged near each crossing portion between these word lines and bit lines.
메모리 셀은 하나의 전송 게이트 트랜지스터와 커패시터로 형성된다. 상기에서 전송 게이트 트랜지스터는 하나의 게이트전극(워드라인)(15a)(15b)(15c)(15d)과 필드절연층(13)에 의해 한정된 활성영역 내에 형성된 소오스 및 드레인영역(17)(19)으로 이루어지며, 커패시터는 하부전극(31), 유전층(도시되지 않음) 및 상부전극(도시되지 않음)이 적층된 다층 구조로 이루어진다.The memory cell is formed of one transfer gate transistor and a capacitor. The transfer gate transistor is a source and drain region 17 (19) formed in an active region defined by one gate electrode (word line) 15a, 15b, 15c, 15d and the field insulating layer 13. The capacitor has a multilayer structure in which a lower electrode 31, a dielectric layer (not shown) and an upper electrode (not shown) are stacked.
하부전극(31)은 평면이 도 1의 커패시터의 부분 확대도인 도 2에 도시된 바와 같이 횡축 방향으로 길이(x)를 갖고, 종축 방향으로 길이(y)를 갖는다.The lower electrode 31 has a length x in the horizontal axis direction and a length y in the vertical axis direction, as shown in FIG. 2 in which the plane is a partially enlarged view of the capacitor of FIG. 1.
그리고, 하부전극(31)은 길이(x)를 갖는 횡축의 양측이 워드라인(15a)(15b)(15c)(15d)과 중첩되며, 길이(y)를 갖는 종축이 비트라인(25a)(25b)(25c) 사이에 중첩되지 않게 형성된다.The lower electrode 31 has both sides of the horizontal axis having a length x overlapping with the word lines 15a, 15b, 15c, and 15d, and the vertical axis having the length y has a bit line 25a ( It is formed so as not to overlap between 25b) 25c.
전송 게이트 트랜지스터는 소오스영역(17)이 제 1 접촉홀(23)을 통해 비트라인(25a)(25b)(25c)과, 그리고, 드레인영역(19)이 제 2 접촉홀(29)을 통해 커패시터의 하부전극(31)과 전기적으로 각각 연결된다.In the transfer gate transistor, the source region 17 has a capacitor through the first contact hole 23 through the bit lines 25a, 25b, 25c, and the drain region 19 through the second contact hole 29. Are electrically connected to the lower electrodes 31.
도 3은 도 1을 Ⅰ-Ⅰ선으로 자른 단면도이다.3 is a cross-sectional view taken along line II of FIG. 1.
도 3을 참조하면, 반도체기판(11) 상에 게이트전극(15b)(15c)과 소오스 및 드레인영역(17)(19)으로 이루어진 전송 게이트 트랜지스터와 하부전극(31), 유전층(33) 및 상부전극(35)이 적층된 다층 구조로 이루어진 커패시터가 형성된다.Referring to FIG. 3, a transfer gate transistor, a lower electrode 31, a dielectric layer 33, and an upper layer, each of which includes gate electrodes 15b and 15c, and source and drain regions 17 and 19, on the semiconductor substrate 11. A capacitor having a multilayer structure in which electrodes 35 are stacked is formed.
상기에서 전송 게이트 트랜지스터는 반도체기판(11)의 필드절연층(13)에 의해 한정된 활성영역 상에 형성되는 데, 게이트전극(15b)(15c)은 활성영역과 필드절연층(13) 상에 연장되게 형성된다. 상기에서 게이트전극(15b)(15c)은 반도체기판(11)의 활성영역 상에 게이트절연막(도시되지 않음)을 개재시켜 형성된다.In the above, the transfer gate transistor is formed on the active region defined by the field insulating layer 13 of the semiconductor substrate 11, and the gate electrodes 15b and 15c extend on the active region and the field insulating layer 13. Is formed. The gate electrodes 15b and 15c are formed by interposing a gate insulating film (not shown) on the active region of the semiconductor substrate 11.
그리고, 소오스 및 드레인영역(17)(19)은 반도체기판(11)의 활성영역 내의 게이트전극(15b)(15c) 양측에 반도체기판(11)과 반대 도전형의 불순물이 도핑되어 형성된다. 즉, 반도체기판(11)이 P형의 실리콘웨이퍼로 형성되면 소오스 및 드레인영역(17)(19)은 N형으로 형성된다.The source and drain regions 17 and 19 are formed by doping impurities opposite to the semiconductor substrate 11 on both sides of the gate electrodes 15b and 15c in the active region of the semiconductor substrate 11. That is, when the semiconductor substrate 11 is formed of a P-type silicon wafer, the source and drain regions 17 and 19 are formed of an N-type.
반도체기판(11) 상에 상술한 전송 게이트 트랜지스터를 덮도록 제 1 절연층(21)이 형성되고, 이 제 1 절연층(21)에 소오스영역(17)을 노출시키는 제 1 접촉홀(23)이 형성된다. 제 1 절연층(21) 상에 제 1 접촉홀(23)을 통해 소오스영역(17)과 접촉되어 전기적으로 연결되는 비트라인(25a)(25b)(25c)이 게이트전극(15b)(15c)과 수직되게 형성된다.The first insulating layer 21 is formed on the semiconductor substrate 11 to cover the above-described transfer gate transistor, and the first contact hole 23 exposing the source region 17 to the first insulating layer 21. Is formed. Bit lines 25a, 25b, and 25c that are electrically connected to the source region 17 through the first contact hole 23 on the first insulating layer 21 are gate electrodes 15b and 15c. It is formed perpendicular to the.
제 1 절연층(21) 상에 제 2 절연층(27)이 비트라인(25a)(25b)(25c)을 덮도록 형성되며, 제 1 및 제 절연층(21)(27)에 드레인영역(19)을 노출시키는 제 2 접촉홀(29)이 형성된다. 그리고, 제 2 접촉홀(29) 내에 드레인영역(19)과 접촉되어 전기적으로 연결되는 커패시터의 하부전극(31)이 형성된다. 하부전극(31)의 표면에 유전층(33) 및 상부전극(35)이 적층된다.The second insulating layer 27 is formed on the first insulating layer 21 so as to cover the bit lines 25a, 25b, and 25c, and the drain region may be formed in the first and first insulating layers 21 and 27. The second contact hole 29 exposing 19 is formed. In addition, the lower electrode 31 of the capacitor is formed in the second contact hole 29 to be in contact with the drain region 19. The dielectric layer 33 and the upper electrode 35 are stacked on the surface of the lower electrode 31.
상기에서 하부전극(31)이 소정 두께(t1)을 갖는 박스형(box type)으로 형성된다. 그러므로, 하부전극(31)의 표면적(S1)은,The lower electrode 31 is formed in a box type having a predetermined thickness t1. Therefore, the surface area S1 of the lower electrode 31 is
S1≡xy＋2t1(x＋y) (식 1)S1≡xy + 2t1 (x + y) (Equation 1)
가 된다. 상기에서 x가 0.69㎛, y가 0.4㎛, t1이 1.1㎛이면 표면적(S1)은 2.674㎛2가 된다.Becomes When x is 0.69 µm, y is 0.4 µm, and t1 is 1.1 µm, the surface area S1 is 2.674 µm 2 .
그리고, 커패시터의 유전층(33)의 유효 면적은 하부전극(31) 및 상부전극(35)과 중첩되는 부분이 된다. 그러므로, 커패시터의 정전 용량(Cs1)은,The effective area of the dielectric layer 33 of the capacitor becomes a portion overlapping the lower electrode 31 and the upper electrode 35. Therefore, the capacitance Cs1 of the capacitor is
Cs1≡εS1/t2 (식 2)Cs1≡εS1 / t2 (Equation 2)
가 된다. 상기에서 ε은 유전층(33)을 형성하는 유전체의 유전 상수이고, t2는 유전층(33)의 두께이다. 그러므로, 유전층(33)의 유전 상수(ε) 증가 및 두께(t2) 감소, 또는, 하부전극(31)의 표면적(S1) 증가에 의해 커패시터의 정전 용량(Cs1)을 증가시킬 수 있다.Becomes Ε is the dielectric constant of the dielectric forming the dielectric layer 33, t2 is the thickness of the dielectric layer 33. Therefore, the capacitance Cs1 of the capacitor may be increased by increasing the dielectric constant ε of the dielectric layer 33 and decreasing the thickness t2, or by increasing the surface area S1 of the lower electrode 31.
하부전극(31)은 제 1 절연층(21) 상에 갖도록 증착되고, 횡축 및 종축 방향으로 각각 x 및 y의 길이를 갖도록 패터닝하므로써 형성된다. 상기에서 하부전극(31)은 인접하는 것들이 전기적으로 연결되는 것을 방지하기 위해 패터닝시 과도 식각하여 제 2 절연층(27)도 소정 두께(t2) 만큼 제거되도록 한다.The lower electrode 31 is deposited on the first insulating layer 21 and formed by patterning the lower electrode 31 to have lengths of x and y in the horizontal and vertical axes, respectively. In the above, the lower electrode 31 is excessively etched during patterning to prevent the adjacent ones from being electrically connected so that the second insulating layer 27 is also removed by a predetermined thickness t2.
상술한 바와 같이 하부전극의 표면적 증가, 유전층의 유전 상수 증가 또는 두께 감소에 의해 커패시터의 정전용량을 증가시킬 수 있다. 그러므로, 유전층을 고유전 물질로 형성하거나 유전층의 두께를 감소하므로써 커패시터의 정전용량을 증가시킬 수 있다.As described above, the capacitance of the capacitor may be increased by increasing the surface area of the lower electrode, increasing the dielectric constant of the dielectric layer, or decreasing the thickness. Therefore, the capacitance of the capacitor can be increased by forming the dielectric layer from a high dielectric material or reducing the thickness of the dielectric layer.
그러나, 고유전 물질은 증착하기 어려울 뿐만 아니라 재현성이 저하되는 문제점이 있고, 또한, 유전층의 얇게 형성하면 절연 특성이 저하되어 하부전극과 상부전극 사이에 누설 전류가 흐르므로 두께를 감소시키는 데 한계가 있다.However, the high dielectric material is not only difficult to deposit, but also has a problem in that reproducibility is lowered. In addition, when the dielectric layer is thinly formed, the insulating property is deteriorated and leakage current flows between the lower electrode and the upper electrode. have.
따라서, 하부전극의 표면적을 증가시켜 커패시터의 정전 용량을 증가시키기 위해 많은 연구가 진행되고 있다.Therefore, much research is being conducted to increase the capacitance of the capacitor by increasing the surface area of the lower electrode.
그러나, 반도체장치가 고집접화됨에 따라 단위 셀의 크기가 감소되므로 하부전극의 크기를 증가시키는 데 한계가 있어 표면적을 증가시키기 어려운 문제점이 있었다. 또한, 종래 기술에 따른 반도체장치는 하부전극을 패턴닝할 때 과도 식각에 의해 노출되는 제 2 절연층의 두께도 감소되므로 커패시터의 상부전극과 비트라인 사이의 기생 용량이 증가하게 되는 문제점이 있었다.However, since the size of the unit cell decreases as the semiconductor device is highly integrated, there is a limit in increasing the size of the lower electrode, which makes it difficult to increase the surface area. In addition, the semiconductor device according to the related art has a problem in that the parasitic capacitance between the upper electrode and the bit line of the capacitor is increased because the thickness of the second insulating layer exposed by the excessive etching is also reduced when the lower electrode is patterned.
따라서, 본 발명의 목적은 하부전극의 점유 면적을 증가시키지 않으면서 표면적을 증가시켜 정전 용량을 증가시킬 수 있는 반도체장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor device capable of increasing the capacitance by increasing the surface area without increasing the area occupied by the lower electrode.
본 발명의 다른 목적은 커패시터의 상부전극과 비트라인 사이의 기생 용량을 감소시킬 수 있는 반도체장치 제조방법을 제공함에 있다.Another object of the present invention is to provide a semiconductor device manufacturing method capable of reducing parasitic capacitance between an upper electrode and a bit line of a capacitor.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체장치는 반도체기판과, 상기 반도체기판 상에 형성되며 상기 반도체기판의 소정 부분을 노출시키는 접촉홀을 갖는 절연층과, 상기 접촉홀을 채워 상기 반도체기판과 접촉되며 평형사변형의 평면을 갖도록 형성된 하부전극과, 상기 하부전극 상에 형성된 유전층과, 상기 유전층 상에 형성된 상부전극을 포함한다.A semiconductor device according to an embodiment of the present invention for achieving the above object is an insulating layer having a semiconductor substrate, a contact hole formed on the semiconductor substrate to expose a predetermined portion of the semiconductor substrate, and filling the contact hole to the And a lower electrode formed in contact with the semiconductor substrate and having a planar quadrilateral plane, a dielectric layer formed on the lower electrode, and an upper electrode formed on the dielectric layer.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치는 반도체기판과, 상기 반도체기판 상에 소정 부분을 노출시키는 제 1 접촉홀을 갖도록 형성된 제 1 절연층과, 상기 제 1 절연층 상에 상기 제 1 접촉홀을 채우도록 형성된 비트라인과, 상기 제 1 절연층 상에 상기 비트라인을 덮으며 상기 반도체기판의 다른 소정 부분을 노출시키는 제 2 접촉홀을 갖도록 형성된 제 2 절연층과, 상기 제 2 접촉홀을 채워 상기 반도체기판과 접촉되며 평형사변형의 평면을 갖고 인접하는 하부전극들과 종횡 방향으로 균일하게 배열되어 각각 우상향 또는 좌상향으로 형성된 하부전극과, 상기 하부전극 상에 형성된 유전층과, 상기 유전층 상에 형성된 상부전극을 포함한다.A semiconductor device according to another embodiment of the present invention for achieving the above object is a first insulating layer formed to have a semiconductor substrate, a first contact hole for exposing a predetermined portion on the semiconductor substrate, and on the first insulating layer A second insulating layer formed to have a bit line formed to fill the first contact hole, a second contact hole covering the bit line on the first insulating layer and exposing another predetermined portion of the semiconductor substrate; A lower electrode formed by filling the second contact hole and being in contact with the semiconductor substrate and having an equilateral quadrangle and being uniformly arranged in the vertical and horizontal directions with adjacent lower electrodes, respectively, formed in a right or left upward direction, and a dielectric layer formed on the lower electrode. And an upper electrode formed on the dielectric layer.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체장치는 반도체기판과, 상기 반도체기판 상에 소정 부분을 노출시키는 제 1 접촉홀을 갖도록 형성된 제 1 절연층과, 상기 제 1 절연층 상에 상기 제 1 접촉홀을 채우도록 형성된 비트라인과, 상기 제 1 절연층 상에 상기 비트라인을 덮으며 상기 반도체기판의 다른 소정 부분을 노출시키는 제 2 접촉홀을 갖도록 형성된 제 2 절연층과, 상기 제 2 접촉홀을 채워 상기 반도체기판과 접촉되며 평형사변형의 평면을 갖고 다수 개가 일 방향으로 균일하게 배치된 다수 개의 라인을 이루되 각각의 라인은 인접하는 라인과 대칭되게 배열된 하부전극과, 상기 하부전극 상에 형성된 유전층과, 상기 유전층 상에 형성된 상부전극을 포함한다.A semiconductor device according to another embodiment of the present invention for achieving the above object is a first insulating layer formed to have a semiconductor substrate, a first contact hole for exposing a predetermined portion on the semiconductor substrate, and the first insulating layer A second insulating layer formed to have a bit line formed therein to fill the first contact hole, and a second contact hole covering the bit line on the first insulating layer and exposing another predetermined portion of the semiconductor substrate; Filling the second contact hole to be in contact with the semiconductor substrate and having a planar quadrilateral plane, a plurality of lines being uniformly arranged in one direction, each line having a lower electrode arranged symmetrically with an adjacent line; And a dielectric layer formed on the lower electrode and an upper electrode formed on the dielectric layer.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상에 절연층을 형성하고 패터닝하여 상기 반도체기판의 소정 부분을 노출시키는 접촉홀을 형성하는 공정과, 상기 절연층 상에서 평형사변형의 평면을 가지며 상기 접촉홀을 통해 상기 불순물영역과 접촉하게 하부전극을 형성하는 공정과, 상기 하부전극의 표면에 유전층을 형성하는 공정과, 상기 유전층 상에 상부전극을 형성하는 공정을 구비한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including forming and patterning an insulating layer on a semiconductor substrate to form a contact hole exposing a predetermined portion of the semiconductor substrate, and equilibrium on the insulating layer. Forming a lower electrode in contact with the impurity region through the contact hole and having a quadrilateral plane; forming a dielectric layer on the surface of the lower electrode; and forming an upper electrode on the dielectric layer. .
도 1는 종래 기술에 따른 반도체장치의 평면도1 is a plan view of a semiconductor device according to the related art.
도 2는 도 1의 커패시터의 부분 확대도2 is a partially enlarged view of the capacitor of FIG.
도 3은 도 1을 Ⅰ-Ⅰ선으로 자른 단면도3 is a cross-sectional view taken along the line II of FIG.
도 4는 본 발명의 실시예에 따른 반도체장치의 평면도4 is a plan view of a semiconductor device according to an embodiment of the present invention.
도 5는 도 4의 커패시터의 부분 확대도5 is an enlarged partial view of the capacitor of FIG.
도 6은 도 4를 Ⅱ-Ⅱ선으로 자른 단면도6 is a cross-sectional view taken along line II-II of FIG. 4.
도 7은 본 발명의 다른 실시예에 따른 반도체장치의 평면도7 is a plan view of a semiconductor device according to another embodiment of the present invention.
도 8a 내지 도 8d는 본 발명에 따른 반도체장치의 제조공정도8A to 8D are manufacturing process diagrams of a semiconductor device according to the present invention.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.
도 4은 본 발명의 일 실시예에 따른 반도체장치의 단면도이다.4 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
도 4를 참조하면, 반도체기판(41) 표면 상에 다수 개의 워드라인(45a)(45b)(45c)(45d)이 평행하게 횡(raw) 방향으로 연장되고, 다수 개의 비트라인(55a)(55b)(55c)가 평행하게 종(column) 방향으로 연장되며, 이 워드라인(45a)(45b)(45c)(45d)과 비트라인(55a)(55b)(55c) 사이의 각각의 교차점(crossing portion) 부근에 다수 개의 메모리 셀이 배열된다.Referring to FIG. 4, a plurality of word lines 45a, 45b, 45c and 45d extend in parallel in the raw direction on the surface of the semiconductor substrate 41, and the plurality of bitlines 55a ( 55b) 55c extend in parallel in the column direction, and each intersection point between the word lines 45a, 45b, 45c, 45d and the bitlines 55a, 55b, 55c A plurality of memory cells are arranged near the crossing portion.
메모리 셀은 하나의 전송 게이트 트랜지스터와 커패시터로 형성된다. 상기에서 전송 게이트 트랜지스터는 하나의 게이트전극(워드라인)(45a)(45b)(45c)(45d)과 필드절연층(43)에 의해 한정된 활성영역 내에 반도체기판(41)과 반대 도전형의 불순물이 도핑되어 형성된 소오스 및 드레인영역(47)(49)으로 이루어지며, 커패시터는 하부전극(61), 유전층(도시되지 않음) 및 상부전극(도시되지 않음)이 적층된 다층 구조로 이루어진다. 상기에서 하부전극(61)은 평형사변형의 구조를 가지며 종횡 방향으로 균일하게 배열된다. 즉, 하부전극(61)의 각각은 우상향 또는 좌상향으로 균일하게 배열된다.The memory cell is formed of one transfer gate transistor and a capacitor. The transfer gate transistor is an impurity of a conductivity type opposite to that of the semiconductor substrate 41 in an active region defined by one gate electrode (word line) 45a, 45b, 45c, 45d and the field insulating layer 43. The doped source and drain regions 47 and 49 are formed, and the capacitor has a multilayer structure in which a lower electrode 61, a dielectric layer (not shown), and an upper electrode (not shown) are stacked. In the above, the lower electrode 61 has a balanced quadrangle structure and is uniformly arranged in the vertical and horizontal directions. That is, each of the lower electrodes 61 is uniformly arranged in a right upward or left upward direction.
하부전극(61)은 평면이 도 4의 커패시터의 부분 확대도인 도 5에 도시된 바와 같이 평형사변형으로 형성된다. 상기에서 하부전극(61)의 평면은 일변이 길이(y)를 갖고 다른 변이 길이(z)를 가지며, 일변과 다른 변 사이의 작은 각이 30∼80°의 각도를 갖는다. 상기에서 하부전극(61)의 일변과 다른 변 사이의 작은 각이 60°의 각도를 갖고 평면의 면적이 종래 기술과 동일하면,The lower electrode 61 is formed in an equilibrium quadrangle as shown in FIG. 5 in which the plane is a partially enlarged view of the capacitor of FIG. 4. The plane of the lower electrode 61 has one side length y and the other side length z, and a small angle between one side and the other side has an angle of 30 to 80 degrees. If the small angle between one side and the other side of the lower electrode 61 has an angle of 60 ° and the area of the plane is the same as in the prior art,
xy≡sin60°zy (식 3)xy≡sin60 ° zy (Equation 3)
이 된다. 상기에서 sin60°가 √3/2가 되므로 z≡2x/√3가 된다. 상기에서 x가 0.69㎛, y가 0.4㎛이면 z는 0.8㎛가 된다.Becomes Since sin60 ° becomes √3 / 2, z ≡ 2x / √3. If x is 0.69 micrometer and y is 0.4 micrometer, z will be 0.8 micrometer.
그리고, 평형사변형의 하부전극(61)은 길이(y)를 갖는 일변 부분들이 워드라인(45a)(45b)(45c)(45d)과 중첩된다. 또한, 하부전극(61)은 길이(y)를 갖는 일변과 길이(z)를 갖는 다른 변이 만나 30∼80°의 작은 각을 갖고 마주하는 각각의 부분이 비트라인(55a)(55b)(55c)의 소정 부분과 중첩되게 형성된다.In the equilibrium quadrangular lower electrode 61, one side portions having a length y overlap with the word lines 45a, 45b, 45c, and 45d. In addition, the lower electrode 61 is a bit line 55a, 55b, 55c where each side having a length y and another side having a length z meet and have a small angle of 30 to 80 °. It is formed to overlap with a predetermined portion of.
전송 게이트 트랜지스터는 소오스영역(47)이 제 1 접촉홀(53)을 통해 비트라인(55a)(55b)(55c)과, 그리고, 드레인영역(49)이 제 2 접촉홀(59)을 통해 커패시터의 하부전극(61)과 전기적으로 각각 연결된다.In the transfer gate transistor, the source region 47 has a capacitor through the first contact hole 53 and the bit lines 55a, 55b, 55c, and the drain region 49 has a second contact hole 59. Are electrically connected to the lower electrodes 61.
도 6은 도 4를 Ⅱ-Ⅱ선으로 자른 단면도이다.6 is a cross-sectional view taken along the line II-II of FIG. 4.
도 6을 참조하면, 반도체기판(41) 상에 게이트전극(45b)(45c)과 소오스 및 드레인영역(47)(49)으로 이루어진 전송 게이트 트랜지스터와 하부전극(61), 유전층(63) 및 상부전극(65)이 적층된 다층 구조로 이루어진 커패시터가 형성된다.Referring to FIG. 6, the transfer gate transistor including the gate electrodes 45b and 45c and the source and drain regions 47 and 49 on the semiconductor substrate 41, the lower electrode 61, the dielectric layer 63, and the upper portion thereof. A capacitor having a multilayered structure in which electrodes 65 are stacked is formed.
상기에서 전송 게이트 트랜지스터는 반도체기판(41)의 필드절연층(43)에 의해 한정된 활성영역 상에 형성되는 데, 게이트전극(45b)(45c)은 활성영역과 필드절연층(43) 상에 연장되게 형성된다. 상기에서 게이트전극(45b)(45c)은 반도체기판(41)의 활성영역 상에 게이트절연막(도시되지 않음)을 개재시켜 형성된다.In the above, the transfer gate transistor is formed on the active region defined by the field insulating layer 43 of the semiconductor substrate 41, and the gate electrodes 45b and 45c extend on the active region and the field insulating layer 43. Is formed. In the above, the gate electrodes 45b and 45c are formed by interposing a gate insulating film (not shown) on the active region of the semiconductor substrate 41.
그리고, 소오스 및 드레인영역(47)(49)은 반도체기판(41)의 활성영역 내의 게이트전극(45b)(45c) 양측에 반도체기판(41)과 반대 도전형의 불순물이 도핑되어 형성된다. 즉, 반도체기판(41)이 P형의 실리콘웨이퍼로 형성되면 소오스 및 드레인영역(47)(49)은 N형의 불순물이 도핑되어 형성된다.The source and drain regions 47 and 49 are formed by doping impurities opposite to the semiconductor substrate 41 on both sides of the gate electrodes 45b and 45c in the active region of the semiconductor substrate 41. That is, when the semiconductor substrate 41 is formed of a P-type silicon wafer, the source and drain regions 47 and 49 are formed by doping N-type impurities.
반도체기판(41) 상에 상술한 전송 게이트 트랜지스터를 덮도록 제 1 절연층(51)이 형성되고, 이 제 1 절연층(51)이 패터닝되어 소오스영역(47)을 노출시키는 제 1 접촉홀(53)이 형성된다. 제 1 절연층(51) 상에 게이트전극(45b)(45c)과 수직되며 제 1 접촉홀(53)을 통해 소오스영역(47)과 접촉되어 전기적으로 연결되는 비트라인(55a)(55b)(55c)이 형성된다.The first insulating layer 51 is formed on the semiconductor substrate 41 to cover the above-described transfer gate transistor, and the first insulating layer 51 is patterned to expose the source region 47. 53) is formed. Bit lines 55a and 55b perpendicular to the gate electrodes 45b and 45c on the first insulating layer 51 and in contact with the source region 47 through the first contact hole 53 to be electrically connected to each other. 55c) is formed.
제 1 절연층(51) 상에 제 2 절연층(57)이 비트라인(55a)(55b)(55c)을 덮도록 형성되며, 제 1 및 제 2 절연층(51)(57)이 패터닝되어 드레인영역(49)을 노출시키는 제 2 접촉홀(59)이 형성된다. 그리고, 제 2 접촉홀(59) 내에 드레인영역(49)과 접촉되어 전기적으로 연결되는 커패시터의 하부전극(61)이 형성된다. 하부전극(61)의 표면에 유전층(63) 및 상부전극(65)이 적층된다.The second insulating layer 57 is formed on the first insulating layer 51 to cover the bit lines 55a, 55b and 55c, and the first and second insulating layers 51 and 57 are patterned. The second contact hole 59 exposing the drain region 49 is formed. In addition, a lower electrode 61 of a capacitor is formed in the second contact hole 59 to be in contact with the drain region 49. The dielectric layer 63 and the upper electrode 65 are stacked on the surface of the lower electrode 61.
상기에서 하부전극(61)은 평면의 일변이 길이(y)를 갖고 다른 변이 길이(z)를 가지며, 일변과 다른 변 사이의 작은 각이 30∼80°의 각도, 바람직하기는, 60°의 각도를 갖는 평형사변형이고, 수직 방향으로 소정 두께(t1)을 갖도록 패터닝된 박스형(box type)으로 형성된다. 그러므로, 하부전극(61)의 표면적(S2)은,The lower electrode 61 has a length y on the plane and a length z on the other side, and a small angle between one side and the other is 30 to 80 °, preferably 60 °. It is an equilibrium quadrangle having an angle, and formed into a box type patterned to have a predetermined thickness t1 in the vertical direction. Therefore, the surface area S2 of the lower electrode 61 is
S2≡zy sin60°＋2t1(y＋z)S2≡zy sin60 ° + 2t1 (y + z)
≡xy＋2t1(y＋2x/√3) (식 4)Xy + 2t1 (y + 2x / √3) (Equation 4)
가 된다. 그러므로, (식 4)에 의해 하부전극(61)의 표면적(S2)은 2.916㎛2가 된다.Becomes Therefore, the surface area S2 of the lower electrode 61 becomes 2.916 mu m 2 by the equation (4).
그리고, 커패시터의 유전층(63)의 유효 면적은 하부전극(61) 및 상부전극(65)과 중첩되는 부분이 되므로 커패시터의 정전 용량(Cs2)은,Since the effective area of the dielectric layer 63 of the capacitor becomes a portion overlapping the lower electrode 61 and the upper electrode 65, the capacitance Cs2 of the capacitor is
Cs2〓εS2/t2 (식 5)Cs2〓εS2 / t2 (Equation 5)
가 된다. 상기에서 ε은 유전층(63)을 형성하는 유전체의 유전 상수이고, t2는 유전층(63)의 두께이다.Becomes Ε is the dielectric constant of the dielectric forming the dielectric layer 63, t2 is the thickness of the dielectric layer 63.
상기에서 하부전극(61)은 본 발명에 있어서 표면적(S2)이 종래 기술에 따른 표면적(S1) 보다 대략 10%가 증가된다. 그러므로, 본 발명은 하부전극(61)의 점유 면적을 증가시키지 않고 커패시터의 유전용량(Cs2)을 종래 기술의 유전 용량(Cs1) 보다 대략 10%가 증가시키게 된다.In the lower electrode 61, the surface area S2 of the present invention is increased by approximately 10% than the surface area S1 according to the prior art. Therefore, the present invention increases the dielectric capacitance Cs2 of the capacitor by approximately 10% more than the dielectric capacitance Cs1 of the prior art without increasing the occupied area of the lower electrode 61.
또한, 하부전극(61)은 인접하는 것들이 서로 전기적으로 연결되는 것을 방지하기 위해 패터닝시 과도 식각하여 제 2 절연층(57)도 소정 두께 제거되도록 한다. 그러므로, 하부전극(61)이 형성되지 않은 부분에서 제 2 절연층(57) 두께가 감소되어 상부전극(65)과 비트라인(55a)(55b)(55c) 사이의 기생 용량이 증가된다.In addition, the lower electrode 61 is excessively etched during patterning so that the adjacent ones are electrically connected to each other so that the second insulating layer 57 is also removed to a predetermined thickness. Therefore, the thickness of the second insulating layer 57 is reduced in the portion where the lower electrode 61 is not formed, thereby increasing the parasitic capacitance between the upper electrode 65 and the bit lines 55a, 55b, 55c.
그러나, 제 2 절연층(57)은 하부전극(61)과 중첩되는 소정 부분의 비트라인(55a)(55b)(55c) 상에서 과도식각되지 않는다. 이에, 상부전극(65)과 비트라인(55a)(55b)(55c) 사이의 제 2 절연층(57)의 두께도 감소되는 부분의 면적도 감소된다. 그러므로, 상부전극(65)과 비트라인(55a)(55b)(55c) 사이의 기생 용량의 증가량이 감소된다.However, the second insulating layer 57 is not overetched on the bit lines 55a, 55b, 55c of the predetermined portion overlapping the lower electrode 61. Accordingly, the area of the portion where the thickness of the second insulating layer 57 between the upper electrode 65 and the bit lines 55a, 55b and 55c is also reduced is also reduced. Therefore, the amount of increase in the parasitic capacitance between the upper electrode 65 and the bit lines 55a, 55b and 55c is reduced.
도 7은 본 발명의 다른 실시예에 따른 반도체장치의 평면도이다.7 is a plan view of a semiconductor device according to another embodiment of the present invention.
본 발명의 다른 실시예에 따른 반도체장치는 도 4에 도시된 본 발명의 실시예에 따른 반도체장치와 하부전극(61)의 배열만 다르고 나머지는 동일한 구조를 이룬다.The semiconductor device according to another embodiment of the present invention differs only in the arrangement of the semiconductor device and the lower electrode 61 according to the embodiment of the present invention shown in FIG. 4, and the rest of the semiconductor device has the same structure.
본 발명의 다른 실시예에 따른 반도체장치는 하부전극(61)이 평형사변형의 구조를 가지며 워드라인(45a)(45b)(45c)(45d) 또는 비트라인(55a)(55b)(55c)에 평행한 다수 개의 라인(line)을 이루는 데, 각각의 라인은 인접하는 라인과 대칭되게 형성된다. 즉, 소정 라인을 이루는 하부전극(61)이 우상향의 평형사변형을 이루며 인접하는 라인을 이루는 하부전극(61)은 좌상향의 평형사변형을 이룬다.In a semiconductor device according to another embodiment of the present invention, the lower electrode 61 has a balanced quadrangle structure, and is disposed on word lines 45a, 45b, 45c, 45d, or bit lines 55a, 55b, 55c. It forms a number of parallel lines, each of which is formed symmetrically with adjacent lines. That is, the lower electrode 61 constituting a predetermined line forms an equilibrium quadrangle of the upper right side, and the lower electrode 61 constituting an adjacent line forms an equilibrium quadrangle of the upper left.
도 8a 내지 도 8d는 본 발명에 따른 반도체장치의 제조공정도이다.8A to 8D are manufacturing process diagrams of a semiconductor device according to the present invention.
도 8a를 참조하면, P형의 반도체기판(41)에 활성영역을 한정하는 필드절연층(43)을 형성하고, 반도체기판(41)의 활성영역과 필드절연층(43) 상에 게이트절연막(도시되지 않음)을 개재시켜 게이트전극(45b)(45c)을 연장되게 형성한다.Referring to FIG. 8A, a field insulating layer 43 defining an active region is formed on a P-type semiconductor substrate 41, and a gate insulating film (43) is formed on the active region and the field insulating layer 43 of the semiconductor substrate 41. Gate electrodes 45b and 45c are formed to extend through the plurality of gate electrodes.
반도체기판(41)의 활성영역의 노출된 부분에 게이트전극(45b)(45c)를 마스크로 사용하여 인(P) 또는 아세닉(As) 등의 N형 불순물을 이온 주입하여 소오스 및 드레인영역(47)(49)을 형성한다.N-type impurities such as phosphorous (P) or arsenic (As) are ion-implanted using the gate electrodes 45b and 45c as a mask on the exposed portions of the active region of the semiconductor substrate 41 to obtain source and drain regions ( 47) 49.
도 8b를 참조하면, 반도체기판(41) 상에 산화실리콘 또는 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 필드절연층(43) 및 게이트전극(45b)(45c)을 덮도록 증착하여 제 1 절연층(51)을 형성한다.Referring to FIG. 8B, the field insulating layer 43 and the gate electrodes 45b and 45c may be formed on the semiconductor substrate 41 by chemical vapor deposition (hereinafter referred to as CVD). The first insulating layer 51 is formed by depositing to cover the gap.
그리고, 제 1 절연층(51)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 소오스영역(47)을 노출시키는 제 1 접촉홀(53)을 형성한다. 이 때, 제 1 접촉홀(53)의 오정렬에 의해 게이트전극(45b)(45c)가 노출되지 않도록 하여야 한다.A predetermined portion of the first insulating layer 51 is patterned by a photolithography method to form a first contact hole 53 exposing the source region 47. At this time, the gate electrodes 45b and 45c should not be exposed by misalignment of the first contact hole 53.
제 1 절연층(51) 상에 알루미늄 등의 도전성 금속을 제 1 접촉홀(53)을 채우도록 증착하고 패터닝하여 이 제 1 접촉홀(53)을 통해 소오스영역(47)과 접촉되어 전기적으로 연결되는 비트라인(55a)(55b)(55c)을 형성한다.A conductive metal such as aluminum is deposited on the first insulating layer 51 so as to fill the first contact hole 53, and patterned to contact the source region 47 through the first contact hole 53 to be electrically connected. Bit lines 55a, 55b, 55c are formed.
도 8c를 참조하면, 제 1 절연층(51) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 비트라인(55a)(55b)(55c)을 덮도록 증착하여 제 2 절연층(57)을 형성한다.Referring to FIG. 8C, a second insulating layer 57 is formed by depositing silicon oxide or silicon nitride on the first insulating layer 51 to cover the bit lines 55a, 55b, and 55c by CVD. .
제 1 및 제 절연층(51)(57)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 드레인영역(49)을 노출시키는 제 2 접촉홀(59)을 형성한다. 이 때에도, 제 2 접촉홀(59)의 오정렬에 의해 게이트전극(45b)(45c)가 노출되지 않도록 하여야 한다.Predetermined portions of the first and second insulating layers 51 and 57 are patterned by photolithography to form second contact holes 59 exposing the drain regions 49. At this time, the gate electrodes 45b and 45c should not be exposed by misalignment of the second contact holes 59.
제 2 절연층(57) 상에 알루미늄 등의 도전성 금속을 소정 두께(t1)를 가지며 제 2 접촉홀(59)을 채우도록 증착하고 패터닝하여 이 제 2 접촉홀(59)을 통해 드레인영역(49)과 접촉되어 전기적으로 연결되는 커패시터의 하부전극(61)을 형성한다. 이 때, 하부전극(61)을 일변이 길이(y)를 갖고 다른 변이 길이(z)를 가지며, 일변과 다른 변 사이의 작은 각이 30∼80°의 각도를, 바람직하기는, 60°의 각도를 갖는 평형사변형으로 패터닝하여 형성한다. 상기에서 하부전극(61)은 종횡 방향으로 균일하게 배열되거나, 또는, 워드라인(45a)(45b)(45c)(45d) 또는 비트라인(55a)(55b)(55c)에 평행한 다수 개의 라인(line)은 서로 인접하는 각각의 라인이 대칭되게 형성되도록 한다. 상기에서 하부전극(61)을 평형사변형으로 형성하므로 동일한 면적을 갖는 직사각형으로 형성된 것 보다 표면적이 증가된다.A conductive metal such as aluminum is deposited on the second insulating layer 57 to have a predetermined thickness t1 and to fill the second contact hole 59, and then patterned to form a drain region 49 through the second contact hole 59. ) To form a lower electrode 61 of the capacitor which is electrically connected. At this time, the lower electrode 61 has one side length y and the other side length z, and a small angle between one side and the other side has an angle of 30 to 80 degrees, preferably 60 degrees. It is formed by patterning an equilibrium quadrilateral with an angle. In this case, the lower electrodes 61 are uniformly arranged in the vertical and horizontal directions, or a plurality of lines parallel to the word lines 45a, 45b, 45c, 45d, or bit lines 55a, 55b, 55c. (line) causes each line adjacent to each other to be formed symmetrically. Since the lower electrode 61 is formed in an equilibrium quadrangle, the surface area of the lower electrode 61 is increased than that of a rectangle having the same area.
또한, 하부전극(61)을 형성할 때 인접하는 하부전극(61)과 전기적으로 연결되는 것을 방지하기 위해 제 2 절연층(57)도 소정 두께(t2) 만큼 제거되도록 과도식각하는 데, 하부전극(61)과 비트라인(55a)(55b)(55c)이 중첩되는 소정 부분의 제 2 절연층(57)은 식각되지 않게 된다.In addition, when the lower electrode 61 is formed, the second insulating layer 57 is also excessively etched so as to be removed by a predetermined thickness t2 to prevent electrical connection with the adjacent lower electrode 61. The second insulating layer 57 of the predetermined portion where the 61 and the bit lines 55a, 55b and 55c overlap each other is not etched.
도 8d를 참조하면, 하부전극(61)의 표면에 유전층(63) 및 상부전극(65)을 순차적으로 형성한다. 상기에서 하부전극(61)의 표면적이 증가됨에 따라 유전층(63)의 표면적도 증가되므로 정전용량이 증가된다. 또한, 상부전극(65)은 하부전극(61)이 형성되지 않은 부분에도 형성되어 비트라인(55a)(55b)(55c) 사이에 기생 용량이 발생되도록 하나, 비트라인(55a)(55b)(55c)과 사이의 제 2 절연층(57)의 두께가 감소되는 부분의 면적을 감소시키므로 기생 용량이 감소된다.Referring to FIG. 8D, the dielectric layer 63 and the upper electrode 65 are sequentially formed on the surface of the lower electrode 61. As the surface area of the lower electrode 61 increases, the surface area of the dielectric layer 63 also increases, thereby increasing capacitance. In addition, the upper electrode 65 is also formed in a portion where the lower electrode 61 is not formed so that parasitic capacitance is generated between the bit lines 55a, 55b, and 55c, but the bit lines 55a and 55b ( The parasitic capacitance is reduced because the area of the portion where the thickness of the second insulating layer 57 between 55c) is reduced is reduced.
따라서, 본 발명은 하부전극을 평형사변형으로 형성하므로 점유 면적을 증가시키지 않으면서 표면적을 증가시켜 정전 용량을 증가시킬 수 있으며, 또한, 상부전극과 비트라인 사이의 절연층의 두께가 감소되는 부분의 면적을 감소시키므로 기생 용량을 감소시킬 수 있다.Therefore, the present invention forms the lower electrode in an equilibrium quadrangle so that the surface area can be increased to increase the capacitance without increasing the occupied area, and the thickness of the insulating layer between the upper electrode and the bit line is reduced. By reducing the area, parasitic doses can be reduced.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018067A KR20000074263A (en) | 1999-05-19 | 1999-05-19 | A semiconductor device and fabricating method thereof |
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| KR1019990018067A KR20000074263A (en) | 1999-05-19 | 1999-05-19 | A semiconductor device and fabricating method thereof |
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|---|---|
| KR20000074263A true KR20000074263A (en) | 2000-12-15 |
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ID=19586540
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| KR1019990018067A KR20000074263A (en) | 1999-05-19 | 1999-05-19 | A semiconductor device and fabricating method thereof |
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| KR (1) | KR20000074263A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065811A (en) * | 1992-06-19 | 1994-01-14 | Sharp Corp | Semiconductor device |
| JPH08288472A (en) * | 1995-04-17 | 1996-11-01 | Oki Electric Ind Co Ltd | Semiconductor memory cell and its manufacture |
| JPH098252A (en) * | 1995-04-18 | 1997-01-10 | Nippon Steel Corp | Semiconductor storage device and its manufacture |
| JPH10209300A (en) * | 1997-01-17 | 1998-08-07 | Sony Corp | Semiconductor storage device |
-
1999
- 1999-05-19 KR KR1019990018067A patent/KR20000074263A/en not_active Application Discontinuation
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