KR20000073221A - Method for forming capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 커패시터의 플레이트 폴리 산화 방지를 위한 커패시터 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of forming a capacitor for preventing plate poly oxidation of a capacitor.
DRAM(Dynamic Random Access Memory) 공정 중 층간 절연막은 커패시터의 상부전극인 플레이트 폴리(plate poly)와 금속막 사이를 절연시켜 주는 역할과 셀 영역 및 주변회로 영역에서 발생하는 단차를 줄여 주어 후속 공정에서의 패턴 형성이 용이하게 해 준다. 통상적으로 많이 사용되는 층간 절연막은 BPSG막(Boron Phosphorus Silicate Glass)이다. 붕소(B)와 인(P)의 농도를 조절하면서 BPSG막을 리플로우(reflow) 시키므로 단차를 줄인다.During the DRAM (Dynamic Random Access Memory) process, the interlayer insulating film serves to insulate between the plate poly, which is the upper electrode of the capacitor, and the metal film, and to reduce the step difference in the cell region and the peripheral circuit region. It facilitates pattern formation. A commonly used interlayer insulating film is a BPSG film (Boron Phosphorus Silicate Glass). The step is reduced because the BPSG film is reflowed while adjusting the concentrations of boron (B) and phosphorus (P).
도 1은 종래의 커패시터 단면을 보여주는 단면도로서, 커패시터의 하부전극(2)이 형성된 후 기판 전면에 상부 전극용 플레이트 폴리(4)가 형성된다. 셀 영역을 제외한 주변회로 영역의 상기 플레이트 폴리(4)가 사진 공정을 통해 식각된다. 다음에, 상기 기판 전면에 BPSG막(8)이 형성된다. 상기 BPSG막(8)은 단차를 줄이기 위해 많이 쓰이는데 800℃ 이상의 고온에서 처리가 된다. 리플로우 특성은 온도, 처리시간 및 분위기에 따라 변화를 보인다. 상기 BPSG막(8)은 같은 처리 시간, 같은 온도 조건에서 H2및 O2분위기로 스팀 플로우(steam flow)할 때 잘 플로우(flow)되는 특성을 보인다.FIG. 1 is a cross-sectional view showing a conventional capacitor cross section, in which a plate poly 4 for an upper electrode is formed on a front surface of a substrate after the lower electrode 2 of the capacitor is formed. The plate poly 4 of the peripheral circuit region excluding the cell region is etched through the photolithography process. Next, a BPSG film 8 is formed on the entire substrate. The BPSG film 8 is often used to reduce the step is processed at a high temperature of 800 ℃ or more. Reflow characteristics vary with temperature, treatment time and atmosphere. The BPSG film 8 exhibits a good flow property when steam flows into H 2 and O 2 atmospheres at the same processing time and at the same temperature conditions.
그러나, H2및 O2분위기에서 수행되는 리플로우는 O2로 인해 열처리시 상기 BPSG막(8) 하부층의 상기 플레이트 폴리(4)가 산화되어 산화막(6)이 형성되는 문제점이 발생된다. 이러한 상기 플레이트 폴리(4)의 산화는 상기 플레이트 폴리(4)의 저항을 높이고 도전 특성을 감소시켜 소자가 비정상적으로 작동되는 문제가 발생될 수 있다.However, the reflow performed in the H 2 and O 2 atmospheres causes a problem in that the oxide film 6 is formed by oxidizing the plate poly 4 of the lower layer of the BPSG film 8 during heat treatment due to O 2 . The oxidation of the plate poly 4 may increase the resistance of the plate poly 4 and reduce the conductive property, thereby causing a problem in that the device is abnormally operated.
리플로우 공정을 O2가 없는 N2분위기에서 수행하게 되면, 플레이트 폴리의 산화 문제가 발생되지 않지만, BPSG막(8)의 리플로우 특성이 상대적으로 저하되어 단차를 현격하게 줄일 수 없다.When the reflow process is performed in an N 2 atmosphere without O 2 , the oxidation problem of the plate poly does not occur, but the reflow characteristic of the BPSG film 8 is relatively lowered, and the step cannot be significantly reduced.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, BPSG막의 리플로우 특성을 감소시키지 않으면서 플레이트 폴리의 산화를 방지할 수 있는 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a method capable of preventing oxidation of plate poly without reducing the reflow characteristics of a BPSG film.
도 1은 종래의 BPSG 리플로우 공정시 플레이트 폴리의 산화를 보여주는 SEM (Scanning Electron Microscope) 사진; 및1 is a SEM (Scanning Electron Microscope) photograph showing the oxidation of plate poly during a conventional BPSG reflow process; And
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플레이트 폴리의 산화를 방지기 위한 커패시터 형성 방법을 순차적으로 보여주는 흐름도.2A to 2D are flowcharts sequentially showing a method of forming a capacitor for preventing oxidation of a plate poly according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
2, 10 : 하부전극 4, 12 : 플레이트 폴리2, 10: lower electrode 4, 12: plate poly
6 : 산화막 14 : 제 1 실리콘 질화막6: oxide film 14 first silicon nitride film
18 : 제 2 실리콘 질화막 18a, 18b : 스페이서18: second silicon nitride film 18a, 18b: spacer
8, 20 : BPSG막8, 20: BPSG film
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터의 플레이트 폴리 형성 방법은, 셀 영역에 커패시터의 하부 전극을 형성한다. 기판 전면에 커패시터의 상부 전극용 도전막을 증착한다. 상기 도전막 상에 제 1 절연막을 증착한다. 셀 영역을 제외한 주변회로 영역의 상기 제 1 절연막과 상기 도전막을 식각하여 상기 제 1 절연막과 상기 도전막의 측벽을 노출시킨다. 상기 기판 전면에 제 2 절연막을 증착한다. 상기 제 2 절연막을 식각하여 상기 도전막 측벽에 스페이서를 형성한다. 상기 기판 전면에 리플로우 공정으로 BPSG막을 형성한다. 상기 도전막은 상기 제 1, 제 2 절연막에 의해 외부로부터 차단되어 후속 BPSG막 리플로우시 보호된다.According to the present invention for achieving the above object, a method of forming a plate poly of a capacitor forms a lower electrode of the capacitor in a cell region. A conductive film for the upper electrode of the capacitor is deposited on the front of the substrate. A first insulating film is deposited on the conductive film. The first insulating film and the conductive film in the peripheral circuit region except the cell region are etched to expose sidewalls of the first insulating film and the conductive film. A second insulating film is deposited on the entire surface of the substrate. The second insulating layer is etched to form spacers on sidewalls of the conductive layer. A BPSG film is formed on the entire surface of the substrate by a reflow process. The conductive film is blocked from the outside by the first and second insulating films to be protected during subsequent BPSG film reflow.
(실시예)(Example)
이하 도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2D.
도 2a를 참조하면, 본 발명의 실시예에 따른 신규한 커패시터 형성 방법은, 반도체 기판 상에 커패시터의 하부 전극(10)이 형성된다. 상기 하부전극(10) 상에 HSG막(HemiSpherical Grain) 및 유전막(도면에 미도시)이 순차적으로 형성된다. 상기 기판 전면에 커패시터의 상부 전극용 플레이트 폴리(12)가 형성된다. 상기 플레이트 폴리(12)는 폴리 실리콘으로 구성된다.Referring to FIG. 2A, in the novel capacitor forming method according to the embodiment of the present invention, a lower electrode 10 of a capacitor is formed on a semiconductor substrate. An HSG film (HemiSpherical Grain) and a dielectric film (not shown) are sequentially formed on the lower electrode 10. The plate poly 12 for the upper electrode of the capacitor is formed on the front of the substrate. The plate pulley 12 is made of polysilicon.
상기 플레이트 폴리(12) 상에 제 1 실리콘 질화막(14)이 증착된다. 여기서, 상기 제 1 실리콘 질화막(14)은 300∼1000Å 두께 범위로 형성된다. 그 결과, 상기 도전막(12)은 상기 제 1 실리콘 절연막(14)에 의해 외부와 차단된다.A first silicon nitride film 14 is deposited on the plate poly 12. Here, the first silicon nitride film 14 is formed in a thickness range of 300 to 1000 kHz. As a result, the conductive film 12 is cut off from the outside by the first silicon insulating film 14.
도 2b를 보면, 셀 영역과 주변회롤 영역 사이가 구분되도록 사진 공정이 수행된다. 셀 영역을 제외한 주변회로 영역의 상기 제 1 실리콘 질화막(14)과 상기 플레이트 폴리(12)가 식각된다. 그러면, 상기 제 1 실리콘 질화막(14)과 상기 플레이트 폴리(12)의 측벽(16)이 노출된다. 이때, 상기 플레이트 폴리(12) 하부의 절연막이 약간 과식각될 수도 있다. 하지만 후속 공정에서 절연막이 다시 증착되므로 상부 구조와 하부 구조 사이의 단락(short)은 발생하지 않는다.Referring to FIG. 2B, a photo process is performed to distinguish between the cell region and the peripheral roll region. The first silicon nitride layer 14 and the plate poly 12 in the peripheral circuit region except the cell region are etched. As a result, the sidewall 16 of the first silicon nitride layer 14 and the plate poly 12 is exposed. In this case, the insulating layer under the plate poly 12 may be slightly overetched. However, in the subsequent process, since the insulating layer is deposited again, a short between the upper structure and the lower structure does not occur.
도 2c를 참조하면, 상기 기판 전면에 제 2 실리콘 질화막(18)이 형성된다. 여기서, 상기 제 2 실리콘 질화막(18)은 300∼1000Å 두께 범위로 형성된다.Referring to FIG. 2C, a second silicon nitride film 18 is formed on the entire surface of the substrate. Here, the second silicon nitride film 18 is formed in a thickness range of 300 to 1000 kHz.
그리고, 도 2d에 보여지는 바와 같이, 상기 기판 전면에 건식 에치백(dry etch back) 공정이 수행된다. 상기 기판 표면에 있는 상기 제 2 실리콘 질화막(18)은 모두 식각되어 제거된다. 그러나, 단차가 있는 영역에는 상기 제 2 실리콘 질화막(18)의 일부가 남아 실리콘 질화막 스페이서(spacer)(18a, 18b)가 형성된다. 그 결과, 외부에 노출되어 있던 상기 도전막(12)의 측벽(16)은 상기 실리콘 질화막 스페이서(18a, 18b) 중 하부에 있는 상기 스페이서(18a)에 의해 외부와 차단된다.As shown in FIG. 2D, a dry etch back process is performed on the entire surface of the substrate. The second silicon nitride film 18 on the surface of the substrate is etched away. However, a part of the second silicon nitride film 18 remains in the stepped region to form silicon nitride film spacers 18a and 18b. As a result, the side wall 16 of the conductive film 12 exposed to the outside is blocked from the outside by the spacer 18a at the lower side of the silicon nitride film spacers 18a and 18b.
이로써 상기 도전막(12)은 상기 제 1, 제 2 절연막(14, 18)에 의해 외부와 완전히 차단된다. 따라서, 상기 플레이트 폴리(12)는 상기 제 1 실리콘 질화막(14) 및 상기 제 2 실리콘 질화막(18)에 의해 후속 공정에서 발생되는 O2의 확산으로부터 차단된다.As a result, the conductive layer 12 is completely blocked from the outside by the first and second insulating layers 14 and 18. Thus, the plate poly 12 is blocked from diffusion of O 2 generated in a subsequent process by the first silicon nitride film 14 and the second silicon nitride film 18.
상기 기판 전면에 BPSG막(20)이 형성되고 리플로우 공정이 수행된다. 리플로우 공정은 H2및 O2분위기에서 800℃ 이하의 온도로 스팀 플로우(steam flow) 방법에 의해 수행된다. 그 결과, BPSG막(20)이 플로우 되어 단차가 줄어들고 후속 패턴 형성 공정이 용이하게 된다.A BPSG film 20 is formed on the entire surface of the substrate and a reflow process is performed. The reflow process is carried out by a steam flow method at temperatures of up to 800 ° C. in H 2 and O 2 atmospheres. As a result, the BPSG film 20 flows to reduce the step and facilitate the subsequent pattern formation process.
본 발명은 256M DRAM급 이상의 장치에서 열적 버짓(thermal budget)을 고려하여 BPSG 리플로우 온도를 800℃ 이하로 할 때 유동(flowage)을 확보할 수 있다.The present invention can secure the flow (flow) when the BPSG reflow temperature to 800 ℃ or less in consideration of the thermal budget in a device of 256M DRAM or more.
본 발명은 커패시터의 플레이트 폴리와 금속층 사이에 층간 절연막인 BPSG막을 형성하기 전에 먼저 상기 플레이트 폴리 상에 실리콘 질화막을 증착하므로 H2및 O2분위기에서 고온의 열처리로 BPSG막을 리플로우할 때 플레이트 폴리가 산화되는 현상을 방지할 수 있는 효과가 있다.The present invention is a plate poly when reflow film BPSG at first the plate poly-phase deposition of silicon nitride on it H 2 and O 2 atmosphere before the formation of a film of an interlayer insulating film between the capacitor plates poly and metal layers BPSG as the high temperature heat treatment There is an effect that can prevent the phenomenon of oxidation.
그리고, 플레이트 폴리의 산화를 방지하므로 플레이트 폴리에서 발생할 수 있는 비정상적인 저항의 증가를 막아 플레이트 폴리의 도전 특성을 향상시켜 장치의 오동작 유발을 줄일 수 있는 효과가 있다.In addition, since the oxidation of the plate poly is prevented, an abnormal increase in resistance that may occur in the plate poly is prevented, thereby improving the conductive properties of the plate poly, thereby reducing the malfunction of the apparatus.
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| KR100442104B1 (en) * | 2001-12-27 | 2004-07-27 | 삼성전자주식회사 | Method of fabricating semiconductor device having a capacitor |
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| KR20040025485A (en) * | 2002-09-19 | 2004-03-24 | 삼성전자주식회사 | Semiconductor memory device and method for manufacturing the same |
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