KR20000070961A

KR20000070961A - 범용 음성 대역 카드의 신뢰성 동작을 위한 방법 및 장치

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Publication number: KR20000070961A
Application number: KR1019997007226A
Authority: KR
Inventors: 에임스토마스알.; 트린랙엑스.; 멘체스터이.바튼; 이어우드브레들리엔.; 맨리데이비드제이.; 힉스스콧티.; 죠앨재스칸에스.; 엘더링찰스에이.
Original assignee: 챨리 에치 시복크; 넥스트 레벨 커뮤니케이션스
Priority date: 1997-02-04
Filing date: 1998-01-30
Publication date: 2000-11-25
Also published as: EP0958708A2; AU6031098A; WO1998034388A3; NZ336801A; US6078593A; WO1998034388A2; BR9807554A; US6574333B1; JP2001521684A; TW392399B; AU739461B2; CA2278712A1

Abstract

광대역 네트워크 장치에 플러그삽입 가능한 라인 카드들을 이용하여 가입자들에 전화 서비스를 제공하는 섬유/커브 통신 시스템이 제공된다. 상기 카드들은 카드당 6개의 라인까지 전화 서비스를 제공한다. 이 카드는 중앙 위치로부터 프로그램가능하며, 상기 시스템은 카드의 자체 테스트 기능 및 링 발생기 테스트 기능을 가지며, 상기 시스템으로부터 가입자 위치로 전화 라인 테스트기능이 제공된다.

Description

범용 음성 대역 카드의 신뢰성 동작을 위한 방법 및 장치{Method and apparatus for reliable operation of universal voice grade cards}

섬유/커브(fiber-to-the-curd:FTTC)시스템은 스위칭 디지털 비디오(Switched Digital Video:SDV) 및 고속 데이터 액세스와 같은 발전된 서비스 뿐만 아니라 플레인 올드 전화통신 서비스(Plain Old Telephony Service : POTS)와 같은 통상의 전자통신 서비스도 제공할 수 있다. 이러한 서비스 범위를 지원하기 때문에 FTTC 시스템은 전화 회사가 새로운 라인을 설치하고 네트워크를 업그레이드시킴에 따라 널리 분산되어 사용될 수 있다.

POTS 는 미국내에서 100만 이상의 가입자에 의해 사용되는 기본 전화 서비스이기 때문에 서비스가 신뢰성이 있어야 한다. FTTC 장비는 통상 범용 음성 대역(Universal voice grad: UVG)카드라 불리우는, 하나이상의 전화라인을 지원하는 전자 회로를 구비한 인쇄 회로 기판을 사용하여 POTS 서비스를 제공한다. 상기 UVG 카드는 일 그룹의 주거지역 에 인접하여 위치하는 광대역 네트워크 장치내에 설치된다. FTTC가 널리 분산됨에 따라 BNU에 대해 수백만개의 UVG 카드가 존재하며, 전화 회사는 설치 및 유지 보수를 위해 이들 카드에 대한 다수의 목록을 보관한다.

상기 UVG 카드는 전기적 결함으로 인해 고장이 발생할 수 있거나, 그 내에 하드웨어 프로그램 가능 상태 머신이 포함될 때 소프트웨어의 결함으로 인해 고장이 발생할 수 도 있다. 또한, 상기 UVG 카드는 설계 결함이나 제조 결함으로 인해 특정 FTTC 시스템과 호환이 불가능할 수있다.

상기 UVG 카드의 동작 핵심은, 카드상의 응용 주문형 직접회로(ASIC)의 적절한 기능화와 온 훅, 오프 훅 및 링 발생을 포함하는 라인의 여러 상태를 제어하는 상태 머신의 적절한 기능화와, 프로그래밍 오류나 시스템 변경시 상태 머신을 변경시킬 수 있는 능력과, 상기 카드상의 회로 및 상기 카드를 가정용 전화 배선에 접속하는 트위스트 페어 드롭 케이블로 이루어진 통신 채널을 적절히 테스트할 수 있는 능력이다.

상기와 같은 이유로 인해, FTTC 시스템에서 UVG 카드의 타입과 제공처를 식별할 수 있고, UVG 카드상의 ASIC의 기능을 적절히 테스트할 수 있으며, 상태머신 소프트웨어를 검증할 수 있고, 상태 머신 소프트웨어의 새 버전을 다운로드 받을 수 있으며 가입자 전화 라인을 테스트 할 수 있는 방법 및 장치가 필요하다.

도 1 은 섬유/커브 네트워크를 도시한 도면.

도 2 는 도 1 에서의 광대역 네트워크 장치의 기능 블록도.

도 3 은 도 1 의 광대역 네트워크 장치에 사용된 UVG 카드의 일 부분을 도시한 기능 블록도.

도 4 는 광대역 네트워크 장치 공통 제어회로의 기능 블록도.

도 5A, 도B 및 5C 는 하나의 UVG 카드의 일부분을 도시한 개략 회로도.

도 6 은 UVG 카드에 사용된 응용 주문형 집적 회로의 기능 불록도.

도 7 은 광대역 네트워크 장치 공통제어 회로와 UVG 카드간의 TDM 인터페이스 신호를 도신한 도면.

도 8 은 광대역 네트워크 장치 공통제어 회로를 UVG 카드에 결합하는 직렬 데이터 버스의 포맷을 도시한 도면.

도 9A 는 시스템 광대역 네트워크 장치로부터 UVG 카드로의 통신을 위한 하향 채널의 포맷을 도시한 도면.

도 9B 는 UVG 카드로부터 광대역 네트워크 장치로의 통신을 위한 상향 채널의 포맷을 도시한 도면.

도 9C 는 UVG 카드 제어 메시지에 대한 공통 제어 포맷을 도시한 도면.

도 9D 는 시스템에서 사용된 명령들을 도시한 도면.

도 10 은 UVG 카드의 초기화, 인증 및 테스트 절차를 도시한 도면.

도 11 은 도 3 에 도시된 바와 같은 UVG 카드의 루프 시작 상태도.

도 12 는 도 3 에 도시된 바와 같은 UVG 카드의 전체 상태도.

도 12A 는 본 발명의 일 실시예에 따른 상태 머신에 대한 신호 전처리층의 상태머신 제어도.

도 13 은 종래기술의 UVG 카드상의 링 발생 릴레이, 채널 테스트 릴레이 및 드롭 액세스 테스트 릴레이의 구성을 도시한 도면.

도 14 는 본 발명의 일실시예에 따른 드롭테스트 저항과 조합하여 통합된 링 발생, 채널 테스트 및 드롭 액세스 테스트 릴레이를 도시한 도면.

도 15 는 시스템에서 UVG 카드상에 사용되는 코넥터를 도시한 도면.

도 16 은 시스템에서 사용되는 링 발생 회로를 도시한 도면.

도 17 은 시스템에서 사용되는 마이크로콘트롤러, SRAM 및 PROM을 도신한 도면.

도 18 은 시스템에서 사용되는 TIUA를 도시한 도면.

도 19 는 시스템에서 사용되는, EEPROM으로 구현된 식별 메모리를 도시한 도면.

도 20 은 본 발명의 일 실시예에 따른 신호 전처리 상태 머신의 입/출력을 도시한 도면.

도 21 은 시스템의 상태 데이터 구조를 도시한 도면.

본 발명의 일 실시예에 따르면, 섬유/커브 전자통신 시스템에 있어서 음성 대역카드와 통신하기 위한 방법이 제공된다. 이 방법에서는, 프레임 동기 신호가 음성 대역카드에 공급되며, 프레임 오버헤드 채널, 13개의 음성채널 및 제어채널을 포함하는 프레임 단위의 하향 시분할 다중화신호가 카드에 또한 제공된다. 프레임 오버헤드 채널, 13개의 음성채널 및 제어채널을 포함하는 프레임 단위의 상향 시분할 다중화 신호가 카드로부터 전자통신 시스템에 전송된다.

본 발명의 또다른 실시예에 따르면, 섬유/커브 전자 통신 시스템에서전자 통신 서비스를 제공하기 위한 음성 대역카드가 제공된다. 상기 카드는 프레임 동기 신호를 수신하기 위한 수단과, 프레임 오버헤드 채널, 13개의 음성 채널 및 제어채널을 포함하는 프레임 단위의 하향 시분할 다중화 신호를 수신하기 위한 수단으로 구성된다. 또한, 상기 카드는 프레임 오버헤드 채널, 13개의 음성 채널 및 제어채널을 포함하는 프레임 단위의 상향 시분할 다중화 신호를 전송하기 위한 수단 으로 구성된다.

또한, 음성 대역 전자통신 회로의 루프테스트회로가 제공되는 데, 이 회로는 최소 하나의 테스트 버스를 한 쌍의 라인 저항에 접속하는 최소 하나의 테스트 릴레이로 구성되는데, 상기 라인 저항은 병렬회로로 구성되며 상기 릴레이를 팁선 및 링선으로 구성된 트위스트 드롭 페어에 접속된다. 상기 테스트회로는 상기 팁선과 링선사이에서 션트방식으로 위치한 드롭 테스트 저항으로 또한 구성된다.

본 발명의 또다른 실시예에 따르면, 전자통신 시스템에서 음성대역카드상의 링 발생 회로를 테스트하는 방법이 제공된다. 이 테스트방법은 제 1 듀티 사이클을 갖는 제 1 펄스열 신호를 발생하는 단계와, 상기 제 1 펄스열 신호를 상기 링 발생 회로로 인가하는 단계와, 상기 링 발생회로의 제 1 DC 전압 출력을 측정하는 단계를 포함한다. 또한, 제 2 듀티 사이클을 갖는 제 2 펄스열 신호를 링발생회로로 인가하고, 상기 링 발생회로의 제 2 DC 전압 출력을 측정한다. 상기 링발생회로가 허용가능 동작 범위내에 있는 지의 여부를 판단하기 위해 상기 제 1 DC 전압과 상기 제 2 DC 전압을 소정레벨과 비교한다.

본 발명의 또다른 실시예에 따르면, 링 발생기 테스트회로가 제공되는 데, 이 테스트회로는 제 1 튜티 사이클을 갖는 제 1 펄스열 신호와 상기 제 1 튜티사이클과 상이한 제 2 튜티 사이클을 갖는 제 2 펄스열 신호를 발생하기 위한 수단과, 상기 펄스열 발생 회로의 출력을 링 발생기로 인가하기 위한 수단과, 상기 제 1 및 제 2 펄스열 신호의 인가에 따라 상기 링 발생기의 출력 전압을 측정하기 위한 수단으로 구성된다.

본 발명의 또다른 실시예에 따르면, 섬유/커브 전자통신 시스템에서 음성대역카드상의 링 발생기를 테스트하는 방법이 제공되며, 이 테스트방법에서는 제 1 디지털 펄스열 신호를 상기 링 발생기로 인가하여 링발생주파수를 측정한다. 이어서, 제 2 디지털 펄스열 신호를 상기 링 발생기로 인가하여 링발생주파수를 측정한다. 최종적으로, 상기 제1 및 제2 링발생주파수가 허용가능 동작 범위내에 있는 지의 여부를 판단한다. 이 방법에 따른 테스트회로는 제 1 및 제 2 디지털 펄스열 신호를 발생하기 위한 펄스열 발생 회로와, 상기 펄스열 발생 회로의 출력을 링 발생기로 인가하기 위한 수단과, 상기 제 1 및 제 2 펄스열 신호의 인가에 따라 상기 링 발생기의 출력 주파수를 측정하기 위한 수단으로 구성된다.

본 발명의 또다른 실시예에 따르면, 음성 전자 통신 서비스를 제공하는 음성 대역 카드를 구비하는 섬유/커브 전자 통신 시스템에 있어서 ,전화라인 상태 제어 방법이 제공된다. 이 제어방법은 전화라인 상태를 포함하는 출력 상태 정보를 저장하는 단계 i)와, 브랜치수를 나타내는 변수를 저장하는 단계 ii)와, 브랜치 조건을 나타내는 신호 데이터, 라인 상태 및 타이머 정보를 포함하는 브랜치 조건 정보를 저장하는 단계 iii)를 포함한다. 또한, 브랜치 어드레스 정보를 저장하고, 상기 브랜치 조건이 만족되는지의 여부를 판단하기 위해 상기 브랜치 조건 정보를 비교하며, 상기 브랜치 조건이 만족될 때 다음의 출력 상태 정보의 브랜치 어드레스 정보를 검색한다.

또한, 섬유/커브 전자통신 시스템에서 음성대역카드를 테스트하는 방법이 제공된다. 이 방법에서는, 제 1 시드 값을 상기 카드에 제공하고, 상기 제 1 시드값과 상기 카드에 마련된 제 2 시드값을 이용하여 데이터 비트열을 발생한다. 이어서, 발생된 데이터 비트열을 소형 비트 패턴과 비교하여 카드의 기능이 적절한지를 판단한다.

섬유/커브 전자 통신 시스템에 있어서, 제어 채널에서 수신된 4 바이트 메시지로 제어되는 제어가능 음성 대역 카드가 또한 마련된다.

섬유/커브 전자통신 시스템에서 제어가능 음성 대역카드와 통신하기 위한 방법이 제공되는 데, 이 방법에서는 하향 명령 코드를 갖는 제 1 메시지를 수신하는 단계와, 상기 하향 명령코드와 16진 값의 합과 같은 상향 응답 코드를 갖는 응답 메시지를 전송하는 단계를 포함한다.

본 발명의 또다른 실시예에 따르면, 제어가능 음성 대역 카드에 제어 메시지 통신 방법이 제공되는 데, 이 방법은 제어 메시지를 복수개의 부분으로 분리하는 단계, 상기 메시지 부분을 프레임 단위의 시분할 다중화 신호의 복수개 프레임에 배치하는 단계와, 상기 프레임 단위의 시분할 다중화 신호의 상기 복수개 프레임을 상기 카드로 전송하는 단계와, 상기 복수개의 프레임을 수신하고 상기 제어메시지 부분들을 조합하여 상기 음성 대역 카드 제어를 위한 제어 메시지를 생성하는 단계를 포함한다.

또한, 전화 장비 상태를 각각 정의하는 복수개의 상태 데이터 구조를 포함하는 컴퓨터 리드가능 매체가 제공된다. 상기 상태 데이터 구조 각각은 전화 장비가 입력을 수신시 취하는 상태 천이를 정의하고 데이터 요소 A 및 B를 포함하며, 여기서 A는 상태천이가 발생할 때 입력이 1 값을 가져야 하는 비트 위치를 정의하고 B는 상태 천이가 발생할 때 입력이 0값을 가져야 하는 비트 위치를 정의하는 하나 이상의 브랜치 데이터 구조와, 다음의 전화 장비상태에 대한 상태 데이터 구조의 어드레스를 정의하는 데이터 요소 를 포함한다.

본 발명의 또다른 실시예에 따르면, 광대역 네트워크 장치를 포함하는 섬유/커브 전자통신 시스템에서 사용되는 음성대역카드를 위해 상태머신이 제공된다. 이 상태머신은 복수개의 브랜치를 포함하여, 상기 광대역 네트워크 장치로부터 신호 정보를 수신하고 제어 정보를 제공하기 위한 신호 전처리층을 구비한다. 또한, 이 상태머신은 복수개의 브랜치를 포함하며, 이들의 제어를 위한 상기 신호 전처리층의 출력을 수신하여 상기 음성 대역 카드에 접속된 전화 장비의 동작을 제어하기 위한 주 제어층으로 구성된다. 이러한 구성으로 상기 머신은 상기 카드에 접속된 전화장비의 동작을 제어한다.

목 차

Ⅰ. 섬유/커브 시스템

A. 시스템 개관

B. 광대역 네트워크 장치 개관

C. 범용 음성 대역카드 개관

Ⅱ. 범용 음성 대역 카드

A. 범용 음성 대역 카드 초기화 개관

B. 범용 음성 대역 카드 인증

C. 범용 음성 대역 카드 테스트

1. 링 발생기 테스트

2. TIUA 자체 테스트

D. 상태 머신 설명, 동작 및 다운로드

E. 2층식 상태머신

F. 가변성 상태머신

Ⅲ. 범용 음성 대역 카드 회로 및 루프 테스트

Ⅰ. 섬유/커브 시스템

A. 시스템 개관

도 1 은 광섬유(200)에 의해 광대역 네트워크 장치들 (BNU) (110A, 110B)에 접속되는 광대역 디지털 단말기 (BUT)(100)로 구성된 FTTC 시스템(1)을 보여준다. BNU들 (110A, 110B) 각각은 BDT(100)와 신호를 송수신하는 광송수신기를 내장하며, 또한 트위스트 페어드롭 케이블(260)을 통해 주거지(175)에 접속하는 하나이상의 UVG 카드(140)를 내장한다. 주거지(175)에선, 가정용 트위스트 페어 케이블에 의해 상기 트위스트 페어 드롭 케이블(260)에 전화(185)가 접속된다.

BDT(100)는 공중 교환 전자통신 네트워크 (PSTN) 스위치(10)를 통해 전자통신 네트워크에 접속되고, 비동기 전송모드(ATM) 네트워크(7)와 같은 개선된 서비스를 위한 네트워크에 접속된다.

FTTC 시스템은 BDT(100)에 접속된느 워크스테이션이나 컴퓨터상에서 실행되는 소프트웨어인 요소 관리 시스테(EMS)(150)의 사용에 의해 제어될 수 있다. EMS(150)는 시스템 내의 장비 상태를 변경하거나 신규 서비스를 제공할 능력을 수행하는 예비서비스 또는 장비에 대한 능력을 제공한다. 상기 EMS(150)는 워크스테이션이나 PC에서의 오퍼레이터에 의해 지역적으로 동작될 수 있거나, PSTN 스위치(10)나 ATM 네트워크(7)를 통한 접속에 의해 원격으로 동작될 수 있다. 또한, 상기 EMS(150)는 BNU(110)내의 UVG 카드(140)를 감시 및 제어할 능력을 제공한다.

전자 통신 시스템은 여러해에 걸쳐 진화된 규격에 입각하여, 상이한 유형의 전자통신 서비스에 대해 명백히 정의되고 정밀한 명세를 제공할 뿐만 아니라 상이한 제조자에 의한 장비의 호환성을 보장한다. 따라서, 상기 전자통신 서비스는 다양한 세대의 아날로그 및 디지털 전자통신 장비를 구비한 네트워크에서 지리적 경계를 초월하여 제공될 수 있다. FTTC 시스템의 경우, 1993년 12월 2일자로 발행된, "루프 시스템에서의 섬유에 대한 일반 요건 및 목적"이라는 제하의 벨코어 명세서 TA-NWT-000909 에서는, UVG 회로에 대한 신호화 및 전송 요건 뿐만 아니라 FTTC 시스템에 대한 요건에 대해 포괄적으로 설명되어 있으며, 본 명세서에서 참조를 위해 있는 그대로 포함되어 있다.

B. 광대역 네트워크 장치 개관

도 1 에 도시된 BNU(110A)의 블록도가 도 2 에 도시되어 있다. BNU(110A)는 광대역 네트워크 장치 전원 공급기(BNUPS)(804)를 내장하는데, 이 BNUPS(804)는 전원 공급 헤더(848)에서 외부 전원으로 부터의 전압을 입력하며, 4 드롭 헤더 (856)에서 형성된 접속부를 통해 단말기 장비에 전원을 공급할 수 있다. BNU(110A)는 BNU 공통 제어기(BNUCC)(800)를 또한 내장하는데, 이 BNUCC(800)는 광 코넥터(844)에서 광 섬유(200)로 부터의 신호를 수신한다. BNUCC(800)는 BDT(100)와 통신하고 UVG카드(140)를 제어할 마이크로프로세서 및 그 관련된 소프트웨어와, 광 신호를 송수신 하기 위한 회로를 내장한다.

도 2 에 도시된 BNU (110A)는 참조부호(140A-140D)로 표시된 4개의 UVG 라인 카드를 포함한다. BNUCC(800)와 UVG 카드(140A-140D)간의 정보 전송은 도 2에서 부호 (882A-D)로 표시된 직렬버스를 통해 수행된다. 각 버스를 통해 BNUCC(800)와 그와 관련된 UVG카드사이에서 통신이 이루어진다. 각 UVG 카드는 도 2 에 도시된 바와 같이 3개의 UVG 회로 (812)로 구성된다. 각 UVG 회로(812)는 2개의 라인에 POTS 서비스를 제공한다. 도 3 은 상기 UVG 카드(140A)에 의해 제공되는 POTS 라인들 중 2개의 라인에 대한 회로를 블록도 형태로 도시하고 있다. 상기 2개의 라인에 대한 회로의 상세 회로도가 도 5A, 도5B 및 도 5C에 도시되어 있으며, 이하 설명되겠다.

각 UVG 카드 (140A-140D)는 POTS 서비스를 6개의 라인에 제공하기 위한 코넥터 (860A-860D)를 각각 포함한다. 도 15 는 일 코넥터(860)상의 각 핀에 대한 신호를 도시하고 있다. 또한, 핀 접속 관계를 아래의 표 4에서 설명한다.

도 4를 참조하면, 광대역 네트워크 장치(110A)의 일부분인 BNUCC(800)의 기능 블록도가 도시되어 있다. 도 2 및 도 4 로부터 알수 있듯이, BNUCC(800)는 광대역 디지털 단말기(100)로 부터의 광출려과 UVG 카드간에 인터페이스를 구성한다. 전술한 바와 같이, UVG 카드에 대한 입력은 시분할 다중화(TDM)신호 형태를 갖는다.

BNUCC(800)의 기능블록도인 도 4를 참조하면, BNUCC(800)는 광 TDM 신호를 UVG 카드(140A-140D)로 공급되는 전기 TDM 신호로 변환하기 위한 회로를 포함한다. 이 회로는 BDT(100)부터 시작하여 광섬유(200)를 통한 섬유 접속을 수행하는데, 이러한 접속은 동기 디지털 계층(SDH)ATM 데이터를 전달하는 단일 섬유 접속이다. 상기 SDH 형태의 데이터는 BNUCC(800)에서 양방향 광소자(BIDI)(401)에 의해 수신된다. BIDI(404)는 광섬유(200)를 통해 수신된 광 신호를 155 MHz(SDH형 ATM 데이터에서)의 전기 신호로 변환한다. 이어서, SDH형 ATM 신호가 BNUA(402)로 공급된다. 초기에 SDH형 ATM 신호가 처리되는 제 1 블록은 SDH형 프레이머(403)이며, 이것은 프레임형성 정보를 위한 입력 155MHz 신호를 스캐닝하여, 이 신호와 동기하여 데이터존재 여부 및 SDH 형 프레임 포맷의 여러 성분의 존재여부를 결정한다. 이들이 존재하면, 메시지 바이트 및 모든 데이터의 위치에 대해 프레임이 형성된다. 프드레이머(403)는 입출력 데이터를 SDH 형 데이터열로 구성하여 UVG 카드(140A-140D)와의 통신 기반을 마련한다. 또한 TIUI(404)에서의 교차접속 테이블은 상향으로(UVG카드로부터 BIDI광소자(401)로) 진행하는 정보의 방향을 적절히 설정하기 위해 역방향으로 기능을 하여 SDH형 프레임내의 정확한 DS0에서 데이터를 설정한다. TIUI 인터페이스장치(404)는 SDH형 데이터열로부터 UVG 카드(140A-140D)로 적절한 DS0의 방향을 설정하기 위해 마이크로프로세서(405)에 의해 프로그램되는 교차 접속 테이블을 포함한다. 이 것은 도 8 에 도시된 바와 같은 4MHz 인터페이스 및 BNUCC(800)와 UVG 카드간의 프레임 포맷 인터페이스에 해당한다. 마이크로프로세서(405)는 이러한 교차 접속을 프레임의 상이한 부분에서 동일 SDH형 링크를 통해 BDT(100)로부터 수신하는 메시지로부터 프로그램한다.

전원 공급기 인터페이스(PSI)(406)는 마이크로프로세서(405)에 결합되어, 사용되는 전원공급기의 전력량 및 LED 및 릴레이(410,411) 제어중의 그 상태를 감시한다. 이 인터페이스는 BNUCC(800)와 전원공급기(804)사이에서 통신을 허용하는 저속 인터페이스이다.

PSI(406)는 또한 마이크로프로세서(405)에 의해 제어된다. 마이크로프로세서(405)또는 BNUA(402)에 의해 제어되는 추가의 LED(408)가 BNUCC(800)내에 또한 포함된다.

모든 UVG 카드에 대한 테스트페어(409)를 통해 후면 코넥터(860)(도 15참조)에 테스트 회로(407)가 접속되어 단일 테스트회로가 라인 카드의 라인 중 어느 라인이나 테스트할 수 있게 된다. UVG 라인 카드당 6개의 라인이 사용되고 BNU에서 4개의 UVG 라인 카드가 사용되면, BNUCC(800)내의 단일 세트의 테스트회로가 테스트 페어(409)를 통해 24개의 트위스트 페어 중 어느 페어를 테스트한다. 마이크로 콘트롤러(405)가 그러한 테스트 회로를 제어한다.

C. 범용음성대역 카드 개관

도 1 및 도 2 에 도시된 UVG 카드(140A-D)는 POTS 서비스를 다수의 주거지에 제공하며, BNU(110)에 의해 서비스를 제공받는 그 중 하나가 참조부호(175)로 도시되어 있다. 상기 UVG카드는 POTS 서비스를 루프 시작 또는 접지 시작 라인/트렁크 인터페이스를 통해 제공한다. 통상 6개의 가입자 회로(POTS 라인들)가 각 UVG 카드(140A-D)로부터 서비스를 제공받는다. 도 2를 참조하면, UVG카드(140A)는 3개의 이중라인 UVG 회로(812)를 내장하며, 그 중 하나가 도 3 에 도시되어 있다. 도시가 생략된 UVG 카드들(140B-D)도 3개의 UVG 회로(812)를 내장한다. 상기 UVG 카드(140)는 UVG 회로에 의해 형성된 통신 채널 및 트위스트 페어 드롭 케이블(260)에 대한 금속 테스트 접근을 허용한다.

루프 감지, 링 발생 및 링 트립 기능들이 팁 개방 조건, (접지 시작 유휴 조건) 및 링 접지 검출 조건에서 제공된다.

5개의 링 발생과 동일한 (REN)부하에 40V rms 입력을 제공할 수 있는 각 UVG 카드(140A -D)상에 링 발생기가 마련된다. 링 발생 회로 (890)가 도 16에 개략적으로 도시되어 있으며 도 3에 블록도 형태로 도시되어 있다. 도 16을 참조해 보면, 상기 링 발생 회로(890)는 도시된 바와 같은 관련된 전기 부품들과 함께 L 7590 모델의 Lucent Technology 링 발생기 칩을 이용하여 구현된다. 링 발생기(890)의 출력은 라인 (896)을 통해 제공된다.

도 3을 또한 참조해 보면, UVG 카드(140A)가 블록도 형태로 도시되어 있다. 간단한 설명을 위해 하나의 UVG회로(812)만이 도시되지만, 각 UVG 카드가 3개의 UVG 회로(812)를 내장한다는 것을 도 2를 참조하여 알 수 있다. 각 UVG 카드는 BNUCC(800)공통제어기와 UVG회로(812)사이에서 인터페이스를 구성하는 TIU ASIC 회로를 포함한다. 도 3 에서는 TIUA가 침조 부호(880)로 표시되어 있다.

도 6을 참조하면 TIUA(880)를 보다 잘 알 수 있다. 도 6에서, TIUA(880)는 BNUCC(800)의 하향 TDM 데이터(TDMDD)로부터 TDM 클럭(TDMCLK) 및 TDM 프레임 동기신호(TDMFS)를 수신하는 TDM DEMUX (601)로 구성된다. 상시 TDM DEMUX(601)는 패피티를 포함하는 각 프레임의 여러성분을 추출하여 신호 및 데이터 링크 정보(메시지 전송을 위한)와 에러비트로 분리한다. 상기 정보는 데이터 링크 블록(602) 및 신호블록(603)으로 이송된다. 상기 하향 PCM 데이터는 라인(389)을 통해 DSLAC^TM회로로 전달된다. 신호정보는 라인 단위로 구성되며, 6개의 라인 신호가 내부상태 머신(604) 및 마이크로프로세서 인터페이스(605)로 전달된다. 상기 내부상태 머신(604) 및 마이크로프로세서 인터페이스(605)에는 데이터 링크 정보가 또한 전달된다. 데이터 링크 데이터는 테이타 링크 정보를 설명하는 아래 부분에서 알수 있듯이 500㎲ 마다 갱신된다. 상기 데이터 링크 정보는 4 바이트로 이루어지는데,즉 도 9C 에 도시된 바와 같이 명령바이트, 2개의 어드레스 바이트 및 데이터 바이트로 구성된다. 슈퍼프레임에서 2회 즉, 4개의 정규 프레임마다 새로운 데이터 링크 메시지가 수신된다.

데이터 링크 메시지가 각 프레임에서 부분적으로 구성되고 그들 중 4개가 수신된 후 완료메시지가 구성되어 내부 상태머신(604) 및 마이크로프로세서 인터페이스(605)에 제공된다.

도 8 은 전체프레임을 보여주며, 특히 채널 31에서 제어번호 1(CLT#1) 및 제어번호 2(CLT#2)가 존재하는 것을 보여준다. 슈퍼프레임의 프레임 1 내지 프레임 8의 각 프레임에서, 명령, 상위어드레스, 하위어드레스나 데이터를 포함하는 데이터 링크 메시지의 일부분이 관련된다. TDM DEMUX(601)는 프레임 존재 트랙을 유지하며, 데이터 링크 메시지를 4개의 서브 메시지로 구성하여 내부 상태 머신(604) 및 마이크로프로세서(605)로 공급한다. 프레임마다 신호가 갱신되어 한 개 내지 6개의 채널과 관련된다.

내부 상태 머신(604)의 사용이나 TIUA(880)와 관련한 마이크로콘트롤러(884)의 사용에 의해 UVG 라인 카드가 제어될 수 있도록 TIUA(880)가 구성된다. 그들중 어느것이 라인 카드 회로에서의 나머지 부분을 제어하는지를 제어핀이 결정한다. 마이크로콘트롤러(884)는 마이크로프로세서 인터페이스(605) 및 그것의 메모리와 인터페이스하여 TIUA(880)내부 레지스터를 리드/라이트할 수 있다. 제어핀에 의해 내부상태머신(604)이 제어동작을 수행한다면, 마이크로콘트롤러(884)는 상향 데이터 링크(606)나 DSLAC, SLIC, 링 발생기 및 EEPROM 제어기(607)에 영향을 주지 않는다. MUX1 및 MUX2에 대한 마이크로프로세서 인터페이스(605) 및 내부 상태 머신(604)의 선택이 제어핀의 제어하에 수행된다.

상향 데이터 링크(606)는 마이크로콘트롤러(884)나 내부상태 머신(604)으로부터 수신된 4 바이트를 데이터 갱신을 위한 TX TDM MUX(608)로 공급한다. PCM 데이터및 데이터링크 메시지 모두는 TX TDM MUX(608)를 통해 BNUCC(800)로 상향 이동한다. DSLAC^TM회로로 부터의 데이터가 또한 제어되며, SLIC 및 링 발생기가 제어기들에 의해 오프 제어된다.

TX TDM MUX(608)는 DSLAC^TM회로로부터 PCM 데이터를 수신하여 상향 프레임의 채널1, 채널2 및 채널3으로 삽입한다. 또한, 상기 TX TDM MUX(608)는 상향 데이터 링크를 수신하여 채널31로 삽입한다. 또한, 상기 TX TDM MUX(608)는 MUX2의 제어출력으로부터 상향 신호정보를 수신하여 정확한 채널들, 즉 채널1, 채널2 및 채널 3으로 삽입한다.

따라서, 상기 TX TDM MUX(608)는 사용가능한 3개의 데이터 입력을 가지며, 그 정보를 정확한 타임슬롯에서 대체하여 도 8에 도시된 상향 프레임을 생성한다.

최종적으로, 링 발생기 PWM(609)은 링 발생기(890)입력인 펄스 폭 변조신호를 발생시킨다. 이 링 발생기 PMM의 출력 신호는 사다리꼴 형태의 20Hz 신호이며, 이 신호가 링 발생기(890)로 공급되어 펄스폭 변조신호를 나타내는 고전압 신호가 발생된다.

BNUCC(800)에서 TIUA(880)로 공급되는 정보는 버스(882A)를 통해 마련되는데, 이 버스는 4선 버스로서, 이하 설명되는 바와 같이 도7에 도시된 신호들을 운반한다.

TIUA(880)에 부가하여 각 UVG 카드는 마이크로콘트롤러 및 SRAM을 또한 포함하며, UVG 카드(140A)의 경우 참조부호들(884, 887)로 각각 표시되어 있다. 마이크로콘트롤러(884) 및 SRAM(887)에 대한 회로도가 도 17에 도시되어 있으며, 상기 마이크로콘트롤러(884)는 예를 들어 Motorola 68HC11D3과 같은 일반적으로 사용될 수 있는 제품을 이용하여 구현될 수 있다. 또한 도 17 에 도시되어 있는 SRAM(887)은 32K x 8 SRAM이다. 적절한 SRAM으로는 IDT 712565A 모델의 Integrated Device Technology SRAM이다. 또한, 동일용량의 다른 제조업체의 제품들이 사용될 수도 있다.

TIUA(880)는 도 18에 도시된 바와 같이 예를들어 10K 게이트 FPGA를 이용하여 구현될 수 있다. 도 18에 도시된 장치는 Xilinx Corp.로부터 구입할 수 있는 XC5210 장치일 수 있다.

라인 카드에 사용되는 EEPROM은 Atmel 또는 SGS Thomson, National Semiconductor 와 같은 공급업체로부터 구입할 수 있는 93C46 소자일수 있으며, 이것이 도 19에 도시되어 있다.

도 3 에 도시된 UVG 회로(812)를 참조해보면, 참조부호(900A/B)로 표시된 이중 가입자 라인 음성처리 회로 소자가 TIUA(880)에 결합된다. 상기소자(900A/B)는 TIUA(880)로부터 수신된 PCM 신호를 아날로그 신호로 변환하여 이하 설명되는 바와같이 참조부호들(906A,906B)로 표시된 가입자 라인 인터페이스 회로들로 공급한다. 상기 소자(900A/B)는 Am 79C031 모델의 Advanced Micro Devices 로부터 구입할 수 있는 칩과 같은 어느 상용가능 회로로 구현될 수 있다. Advanced Micro Devices 는 이중 가입자 라인 음성처리 회로 소자에 대한 상표로서 DSLAC^TM을 사용한다. 편의를 위해 DSLAC^TM은 회로(900A/B)를 언급할 때 사용된다. 이 AM79C031 소자는 본 명세서에서 참조를위해 전체적으로 포함되어 있는, 1994년 12월에 발행되어 개정판G, 개정번호 10의 제 09875의 데이터 책자에서 페이지 2-73 내지 2-116을 통해 상세히 설명되어 있다. 이러한 회로에 대해 구입할 수 있는 또다른 소자는 Siemens SiCoFi 소자이다.

DSLAC^TM소자(900A/B)는 음성용의 간단한 4선식 PCM 인터페이스 및 프로그램 및 SLIC 제어/상태 용의 제2 4선식 직렬 명령 인터페이스를 활용한다. TIUA(880)는 제어 및 상태 정보가 레지스터를 통해 사용되는 PCM 및 제어 인터페이스 신호를 제공한다.

도 5C 에 도시된 바와 같이, PCM 인터페이스는 PCMUP 및 PCMDN으로 표시된 2개의 PCM 하이웨이 신호, PCMCLKBUF로 표시된 4.096MHz 클럭 및 PCMFS 로 표시된 프레임 동기 신호로 구성된다. 프레임 동기신호는 프레임 시작(SOF)표시기이며, DSLAC^TM소자(900A/B)는 임의의 레지스터에 타임 슬롯 할당 회로(TSAC)를 구성하여 전체적으로 프로그램을 가능하게 한다. 또한, DSLAC^TM소자(900A/B)는 바이트 지향 TSAC 와 함께 사용되는, PCM 송수신을 위한 7개까지의 클럭지연들을 허용하며, 이것은 SOF 표시기와 관련하여 양방향으로 PCM의 프로그램가능 비트오프셋을 허용한다. 이러한 기능 모두는 마이크로콘트롤러(884) 및 TIUA(880)에 의해 직렬 데이터 링크를 통해 액세스될 수 있다.

실시간 및 비실시간 정보의 조합을 위해 제어 인터페이스가 사용된다. 초기에, 이 인터페이스는 DSLAC^TM소자 회로(900A/B)내부 DSP의 구성을 위해 사용된다. 서비스중에, 이 인터페이스는 DSLAC^TM소자의 적절한 부분들의 전원을 상승시키거나 하강시킨다. 호출시, 이 인터페이스는 SLIC A 및 SLIC B에 대한 제어비트를 제어한다.

상기 제어 인터페이스는 4개의 신호, 즉 데이터(양방향), 클럭 및 각 채널에 하나씩 대응하는 2개의 칩 선택 신호로 구성된다. 다중 DSLAC^TM소자 채널들은 다중 CS 라인들을 동시에 액티브시키는 것에 의해 동시에 어드레스지정될 수 있다. 이러한 라인들은 TIUA(880)내의 레지스터를 통해 마이크로콘트롤러(884)에 의해 제어된다. 필요에 따라, 오직 하나의 DSLAC^TM소자 채널이 언제든지 리드될 수도 있다.

추가 바이트 입력을 필요로하는 DSLAC^TM소자에 대한 라이트명령 모두는 다음의 N 바이트로 전송된 바이트를 구비하여야 한다. DSLAC^TM소자의 데이터 출력을 위한 명령은 인터페이스상의 다음 N 바이트를 확인해야 한다. 모든 N 바이트들이 DSLAC^TM소자에 의해 출력될 때까지 더 이상의 입력명령 바이트는 DSLAC^TM소자에 의해 허용되지 않는다. 유효 DSLAC^TM소자 명령들의 설명을 위한 AMD 데이터 시트를 보면, 모든 명령이 그와 관련된 추가 바이트를 갖지 않는다. 일반적으로, DSLAC^TM소자 회로(900A/B)에서, 라이트명령은 짝수명령값이며 리드 명령은 홀수 명령값이다.

DSLAC^TM소자는 5개의 범용 I/O 핀들을 제공하여 SLIC 기능을 제어한다. 이러한 핀들은 직렬 인터페이스를 통해 액세스된다. 5개의 핀들 모두는 입력(리셋시 디폴트값)또는 출력부로서 제공될 수 있다. DSLAC^TM소자(900A/B)로부터 SLIC상의 입력핀들에 대한 C 비트들의 맵을 표2에서 볼 수 있다. 이 경우, 5개 핀들 모두는 출력부로서 사용된다.

표 1

DSLAC^TM소자 제어 인터페이스

DSLAC^TM소자 신호	SLIC 제어비트
C1A/BC2A/BC3A/BC4A/BC5A/B	C1C2C3BSWEI

가입자 라인 인터페이스 회로들(906A/906B)에 대한 입력으로서 DSLAC^TM소자(900 A/B)의 출력이 도 5A, 도 5B 및 도 5C에 도시되어 있다. 가입자 라인 인터페이스 회로들(906A, 906B)은 Am7949 모델의 Advanced Micro Devices 제품과 같은 상용 가능한 소자를 이용하여 구현될 수 있다. 이 Am 7949 가입자 라인 인터페이스 회로가 1994년 12월에 발행되어 개정판 A, 개정번호 10의 제 18057호의 데이터 책자에서 페이지 1-141 내지 1-156을 통해 상세히 설명되어 있으며, 이 내용이 본 명세서에서 참조를 위해 전체적으로 포함되어 있다. 회로들(906A, 906B)이 도 5A 및 도5B 에 각각 도시되어 있으며, 이들 각각이 참조부호들(910A,910B)로 표시된 라인 카드 액세스 스위치들과 관련하여 기능을 하여 POTS 서비스를 라인들(260A, 260B)에 각각 제공한다.

각 SLIC는 가입자 루프에 대한 정전 배터리 공급부를 제공하며, 이 것은 450ΩTER 까지의 22mA 출력 (SLIC 전류 공급 허용오차를 가지며 20mA 의 루프전류를 보장함)을 제공하도록 프로그램된다. 또한, 각 SLIC는 루프 감지 및 링 트립 검출 동작을 수행하며 팁 및 링 극성 반전을 수행하고 링 릴레이 구동기를 제공하고 2 개의 상이한 배터리 전압의 사용을 위한 배터리 스위치 기능을 제공한다. 각 UVG 카드 (140A-140D)는 두 개의 상이한 배터리 전압을 사용하는데, 그 중 하나는 대기(유휴)상태에서 사용되고 나머지 하나는 액티브상태에서 사용되며, 이에 따라 하나의 배터리 전압만이 사용되는 경우보다 회로 전력 소모가 낮다. 또한, SLIC는 2-4선 VF 결합기능을 수행한다. 수신(D-A)신호는 라인 구동기로부터의 DC 피드백 전압과 함께 전류 합산 노드 {RSN, 전류이득=00}로 입력된다. 전송신호 Vtx가 DSLAC^TM소자 전송 증폭기에 직결된다.

각 SLIC 내부에는 루프전류 검출기, 접지키 검출기 및 링트립 검출을 위한 비교기가 내장된다. 이들 검출기의 출력은 내부적으로 결합되어 IDET 신호를 형성한다. 제어 라인들 (C1-C3) 및 E1 라인을 통해 액티브 검출기가 선택된다. 또한 이들 라인에 따라, 링 릴레이 구동기{"링 발생" 상태, 001}, 극성 반전, 팁 개방 또는 팁 및 링 개방 회로 상태가 결정된다. 표 1을 참조해 보자

표 2 : SLIC 제어 상태

				IDET 출력
C3	C2	C1	SLIC 상태	E1=1	E1=0
0	0	0	개방회로	링트립	링트립
0	0	1	링발생	링트립	링트립
0	1	0	액티브	루프검출	접지 키
0	1	1	온훅천이[OHT]	루프검출	접지 키
1	0	0	팁개방	루프검출	접지 키
1	0	1	대기	루프검출	접지 키
1	1	0	액티브극성반전	루프검출	접지 키
1	1	1	OHT극성반전	루프검출	접지 키

E1 라인은 루프 검출기(팁 및 링 선에서의 전류의 합을 측정함)와 접지키 검출기(링 선에서의 전류만을 측정함)간을 선택한다.

2개의 배터리가 SLIC에 대해 마련되는데, 그 중 하나는 온 훅 상태(약-50Vdc)에 대해 사용되며 나머지 하나는 오프훅 상태(약-24Vdc)에 대해 사용된다. 온훅 상태에서 높은 배터리 전압을 사용하는 이유는 지방의 Bell Operating Companies가 사용하는 기계식 루프 테스트(MLT)장비와의 호환성 때문이다. 도1에 도시된 바와같이 BNU가 적용될 때는 이것은 필요가 없게된다. 두 개의 배터리 전압간의 스위칭이 SLIC 상의 BSW 핀으로 제어되는데, 논리 하이가 온훅 배터리를 인에블하고 논리로우가 오프훅 배터리를 인에이블한다.

마이크로콘트롤러(884)는 DSLAC^TM소자(900A/B)의 C 비트들을 통해 C1, C2, C3 및 BSW 신호들을 제어한다. SLIC(906A/B)의 IDET 출력은 ITUA(880)내의 상태 레지스터를 통해 리드된다.

UVG 회로에는 3개의 릴레이 기능들이 있는데, 이러한 기능들은 도5A 및 도5B에 도시된, Lucent Technology 부품번호 7583의 Lucent Technology 고체상태 릴레이에 의해 제공되며, 라인카드 액세스 스위치들(LCAS)(910A, 910B)의 기재시 설명되겠다. 각 SLIC는 2개의 내부 릴레이 구동기를 구비한다. 한 릴레이는 C1-C3 제어 비트들에 의해 제어되어 SLIC가 링 발생 상태(C3C2C1=001)에 있을 때 액티브된다. 다른 하나는 SLICDP 대한 별도의 제어 입력을 갖는다. 이 두 개의 구동기는 기본적으로 개방 콜렉터 NPN 트랜지스터들이며, 이러한 트랜지스터들은 EMR 코일로 부터의 역 EMF에 대한 보호를 위해 접지에 대한 7.2V 제너다이오드 스너버를 구비한다.

링 릴레이 구동기 출력에서의 극성 오정합으로 인해 LCAS 내의 링릴레이가 TIUA(880)로부터 직접 구동된다.

링 트립 회로는 100 Ω링발생 공급 저항을 통한 전류를 감지하는 관련된 SLIC에서의 비교기로 구성된다. 이 회로는 비교기 입력양단에서 한 쌍의 RC 네트워크를 사용하며, 이 네트워크는 링 발생 신호의 AC 부분을 필터링한다. 링 발생 소스의 양극 측 상의 비교 입력(DA)은 온훅라인을 위한 음극측상의 입력(DB)보다 양극이 된다. 라인이 오프훅 상태로 될 때, DB에서의 전압은 비교적 일정하게 유지되고 DA에서의 전압은 드롭되어, 두 전압들간의 차에 따라 극성이 반전되고 비교기 출력이 하이에서 로우로 바뀐다.

링 발생을 온 또는 오프 할 때 IDET 의 짧은 천이를 보호하기 위해 추가의 필터링이 요구되며, 이것은 링 발생 제거에 수반하는 50msec 기간동안 IDET 신호라인을 완전히 무시하여 라인 및 링 발생기에 저장된 에너지가 방전되도록 하는 소프트웨어 루틴을 요구할 수 있다. 이 링 트립 비교기는 제어 라인 상태에 따라 SLIC 에 의해 자동으로 입출력이 스위칭 된다

정전 소스의 출력레벨을 프로그램하고 루프 전류 검출기의 전류 검출 값을 설정하도록 외부 소자들이 각 SLIC와 관련하여 사용된다. 정전 소스의 출력 레벨은 2개의 저항들(RDC1,RDC2)에 의해 결정된다. 이들 저항은 SLIC 상의 RSN 및 RDC 핀들 사이에 접속된다. 배터리 공급회로는 RDC에서 2.5V 의 전압을 생성한다 (정극성에서 -2.5V, 역극성에서 +2.5V). 공급회로에 의한 전류레벨출력은 다음관계에 따라 결정된다.

I_FEED= (2.5 * 200)/(RDC1 ＋ RDC2)

RDC1 및 RDC2 모두 11.3 ㏀과 동일하게 만들면 약 22㎃의 루프전류가 발생된다.

2개의 RDC저항들의 중간지점에 접속된 커패시터(CDC)는 루프의 상태변화{즉,극성반전, 링트립후 링발생상태로부터 액티브 상태로의 스위칭 및 전류공급에 의해 개방루프 상태로부터 폐쇄루프 공급상태로 스위칭}에 배터리 공급회로가 반응하는 속도를 제어한다.

AMD에 따라, CDC 및 RDC1/RDC2에 의해 발생된 시상수가 약 1.5msec가 되도록 상기 커패시터가 선택되어야 한다. 이 경우, 이 커패시터는 0.27㎌ 커패시터이다.

루프 검출기 트립 스레솔드값이 저항(RD)에 의해 설정된다. RD핀은 292로 나눈 루프전류와 동일한 전류를 출력하며; 내부 검출기가 내부 기준값에 의해 1.25V로 설정된 스레솔드값을 갖는다. 따라서, 상기 RD핀에서의 전압이 다음식과 같이 전류와 RD의 승산결과와 같게 된다.

(I_thresh/292) * Rd = 1.25 또는 Rd = 365/I_thresh

스위칭 천이 부분을 부분적으로 필터링하기 위해 오프훅으로의 온훅상태 천이 시간에서 다소의 지연을 제공하도록 커패시터(Cd)가 추가될 수 있으며, 이 커패시터는 통상 0.5msec의 지연을 위해 선택된다. 그러나, IDET필터링이 다른 장소에서 수행되고 있기 때문에 TIU RD 라인상에는 커패시터가 사용되지 않는다.

도3, 도5A 및 도5B에서 도시된 바와 같이, SLIC A(906A) 및 SLIC B(906B)를 가입자라인들(260A, 260B)에 각각 결합하기 위해 라인카드 액세스(LCAS)회로들(910A, 910B)이 각각 사용된다. 상기 LCAS(190A,910B)는 부품번호 ATTL 7583의 AT&T 제품과 같은 상용가능한 회로를 이용하여 구현될 수 있다. (이회로가 도 5A 및 도 5B의 개략도에서 도시되어 있음).

UVG 회로(812)는 릴레이 동작을 필요로 하는 3가지 기능을 갖는다. 한 기능은 링발생 기능이며, 다른 두 기능은 회로 및 드롭상태에 대한 테스트 입/출력 액세스를 제공하는 것이다. 상기 LCAS는 이들 3가지 릴레이 기능 모두를 제공하며, 추가로 내부 SLIC보호, 전류제한 및 열차단 기능을 제공한다.

또한, LCAS의 링릴레이 부분은 해제시 제로전류 교차스위치 메카니즘을 제공한다. 따라서, 외부회로가 이러한 기능을 수행할 필요가 없으며 시스템내의 임펄스 노이즈가 최소화된다. 이상적으로는, 링발생이 제로전압 교차시 적용되어 제로전류 교차시 해제된다.

상기 LCAS는 제로전류 턴-오프 요건을 만족시키지만, 사용되는 링발생 값의 로우레벨로 인해 제로전압 턴온 상태가 제로전류 턴오프 상태만큼 임계상태는 아니다.

통화상태에서, LCAS는 약 20Ω의 정합된 임피던스를 팁 및 링 선으로 제공하며, 이에 따라 라인상의 고전압/과전류 상태에서 SLIC에 대해 다소의 전류제한이 있게 된다. LCAS에 대한 제어 라인들의 순서 및 타이밍을 제어함으로써 차단전 실행동작이나 실행전 차단동작이 수행될 수 있다. UVG카드는 실행전 차단모드로 동작된다.

LCAS는 몇 가지 보호기능을 제공한다. 즉, 스위치는 고속 뇌 서지의 경우 약 2.5A까지 전류를 동적으로 제한하고 저속 전력교차 상태중에 250㎃까지 열적으로 제한한다. 전력교차가 연장하는 중에 스위치는 완전히 개방하여 열차단모드가 된다. 또한, 작은 과전압 상태를 접지에 교락하고 배터리 및 고전류 과전압 상태를 접지에 교락함으로써 브리지 다이오드에 의해 3차 보호가 수행된다.

LCAS의 기능들은 테스트입력, 테스트출력 및 링발생 제어라인들을 통해 제어된다. 이러한 신호들은 TIUA ASIC내의 제어 레지스터로부터 구동되어 TIU카드상의 6개라인 모두에 공통적으로 사용되며; 각 LCAS는 투과형 래치를 내장하는데, 이것은 TIUA로부터의 6개의 RLYLNSEL 신호들에 의해 제어된다. 다음표는 스위치 상태에 대한 제어입력 관계를 보여준다.

표3

라인상태	링입력	테스트입력	테스트 출력	TSD	차단스위치 ch	링스위치 ch	테스트입력스위치 ch	테스트출력 스위치ch	링테스트스위치
유휴통화	0	0	0	5V/플로팅	On	Off	Off	Off	Off
테스트출력	0	0	5V	5V/F1플로팅	Off	Off	Off	On	Off
테스트입력	0	5V	0	5V/F1플로팅	Off	Off	On	Off	Off
테스트입/출력	0	5V	5V	5V/F1플로팅	Off	Off	On	On	Off
링발생	5V	0	0	5V/F1플로팅	Off	On	Off	Off	Off
모두오프	5V	0	5V	5V/F1플로팅	Off	Off	Off	Off	Off
링발생테스트	5V	5V	O	5V/F1플로팅	Off	Off	Off	Off	On
링발생/드롭테스트	5V	5V	5V	5V/F1플로팅	Off	Off	Off	On	On
모두오프	X	X	X	OV	Off	Off	Off	Off	Off

과전압으로부터 LCAS(910A)를 보호하기 위해 과도 과전압 보호기(918A)가 사용된다. 마찬가지로, 과전압 보호기(918B)가 LCAS(910B)를 보호하도록 사용된다. Teccor P2103 200V Sidactor가 과도 과전압보호기들(918A,918B)용으로 적절히 선택된다.

보호저항(920A)이 2개의 저항으로 구성되는데, 그중 하나는 팁(T)선(266A)과 직렬로 접속되고 나머지 하나는 트위스트 페어드롭 케이블(260A)을 함께 형성하는 링(R)선(268A)과 직렬로 접속된다. 이 라인 공급 저항들은 UVG회로를 과전압, 특히 뇌격으로 인한 과전압으로부터 보호한다. 후막식 또는 권선식 용융성 보호 저항들이 통상 사용된다. 라인공급부(920A)에서의 라인 공급저항에 대해서는 세락믹 기판상의 50Ω후막 저항이 선택된다. 도 3에 도시된 바와 같이, 라인(260B)에 대해 라인 공급부(920B)(920A와 동일 구성임)가 사용된다.

과도 과전압 보호기(918)와 라인 공급부와 함께 관련하여 과전압 보호를 수행하기 위해 전단부(175)에서의 가스관 또는 탄소블록소자가 사용된다. 뇌격이 가해질 경우, 과도 과전압 보호기(918)를 동작시킴과 아울러 가스관 또는 탄소블록을 동작시킬 정도로 전단부 전압이 충분히 높게 유지될 수 있도록 라인공급부(920)가 충분한 저항을 제공한다.

BNUCC(800)에 접속되는 후면 상호접속부(808)에 UVG카드가 접속될 수 있도록 UVG카드 코넥터(860)가 구성된다. 후면 상호접속부(808)는 BDT(100) 또는 BNUCC(800)의 제어정보 뿐만 아니라 가입자에 대한 전자통신 데이터를 포함하는 데이타버스를 포함하여 다수의 신호들에 대한 접속부를 제공하며, UVG 카드 자체에 대한 전원 및 접지를 제공한다.

표 4는 UVG 카드 코넥터(860)용으로 사용될 수 있는 3 ×32 유럽형 DIN 코넥터의 통상적인 핀사용을 보여준다. 상기 코넥터(860)가 도 15에 개략 도시되어 있다.

표4

UVG 카드 코넥터(860)에 대한 핀 접속 상태

	행A	행 B	행 C
1	VCC	VCC_Prea¹	VCC
2	GND	GND¹	GND
3	VDD	VDD_Pre¹	VDD
4	TCLK	GND¹	TDD
5	GND	TFs	TUD
6	BpRst*	GND	---
7	GND	---	---
8	VAA	VAA_Pre¹	VAA
9	GND	GND	GND
10	VEE	VEE_Pre¹	VEE
11	---	---	---
12	VBB1	VBB1_Pre¹	VBB1
13	VBB2	VBB2_Pre¹	VBB2
14	BGND	BGND¹	BGND
15	---	---	---
16	FGND	FGND	FGND
17	RGND	---	VRNG
18	---	---	---
19	TIT	---	TIR
20	TOT	---	TOR
21	---	---	---
22	팁A	---	링A
23	---	---	---
24	팁B	---	링B
25	---	---	---
26	팁C	---	링C
27	---	---	---
28	팁D	---	링D
29	---	---	---
30	팁E	---	링 E
31	---	---	---
32	팁F	---	링 F

상기 윗첨자 1(¹)은 제 1레벨 접촉부 초기 구성핀을 나타낸다. ---: 핀제거상태를 나타낸다.

TIUA(880)는 필드 프로그램가능 게이트어레이(FPGA)를 이용하여 구현될 수 있다. 본 시스템에서, TIUA(880)는 도18에 도시된 Xilinx Corporation FPGA 5210TQ144 칩을 이용하여 구현된다. 물론, 다른 제조업체로부터의 FPGA가 본 발명을 구현하는데 있어서 사용될 수 있다. 다음의 표 5는 핀과 관련된 신호의 명칭과 핀수를 나타내며 그에 따른 주석 및 설명을 포함하고 있다.

표 5

신호명	핀번호	핀수	비고	입출력	설명
TDMDU		1	BB	O	상향TDM 직렬데이타 버스(개별)
TDMCLK		1	BB	I	TDM 버스클럭(공통)
TDMDD		1	BB	I	하향 TDM 직렬데이타 버스(개별)
TDMCTL		1	BB	I	TDM버스제어(공통)
TDMFS		1	BB	I	TDM 복합동기(공통)
TDMSP1		1	BB	I/O	TDM 예비(공통)
TDMSP2		1	BB	I/O	TDM 예비(공통)
RLYLNSEL[1:6]		6	RY	O	공통데이타버스를 공유하는 6개 릴레이 선택
RLYTIN		1	RY	O	테스트 입력 릴레이 제어신호(릴레이공통)
RLYTOUT		1	RY	O	테스트출력릴레이제어신호(릴레이 공통)
RLYRNG		1	RY	O	링 릴레이 제어신호(릴레이 공통)
PCMDU		1	CD	I	DSLAC^TM소자로부터의 상향데이타(공통)
PCMDD		1	CD	O	DSLAC^TM소자로의 하향 데이타(공통)
PCMFS		1	CD	O	PCM 버스용 프레임 동기
PCMCLK		1	CD	O	PCM 버스용 클럭
CO_DIO		1	CD	I/O	코덱 에이타 입출력
CO_CS[1:6]		6	CD	O	코덱 프로그래밍을 위한 칩 선택:로우 액티브
IDET[1:6]		6		I	SLIC로 부터의 I 검출 신호
RNG		1		O	링 발생기용 PWM 신호-20Hz 사다리꼴 파형
RNG_EN		1		O	링 발생회로 전력의 하강을 위한 액티브 로우 제어신호
EE_DI		1	EE	I	데이터 입력
EE_DO		1	EE	O	데이터 출력
EE_CLK		1	EE	O	통신 클럭
EE_CS		1	EE	O	칩 선택(액티브 하이)

RST^*	1		I/O	TIUA 용 리셋
RST	1		O	반전 리셋
P_ADDH[7:0]	8	P	I	프로세서 번지 입력
P_DATA[7:0]	8	P	I/O	프로세서 데이터 입/출력
PCLK	1	P	I	프로세서 클럭
P_ADDL[7:0]	8	P	O	다른 외부 소자용 프로세서하위 번지 바이트
R_RW	1	P	I	프로세서 판독/기입신호
P_AS	1	P	I	프로세서 번지 스트로브 신호
P_INT^*	1	P	O	프로세서 인터럽트(액티브로우)
M_OE^*	1	M	O	메모리 출력 인에이브(액티브로우)
M_WR^*	1	M	0	메모리 기입(액티브로우)
M_CS	1	M	O	메모리 칩 선택/(액티브로우)
VCC	12		I	4코어 + 0 ?? 4
GND	12		I	4코어 + 0 ?? 4
LEDR	1		O	적색 구동기(티)몬시로우
LEDG	1		O	녹색 구동기(티)몬시로우
DSCKMN	1		I
CN_GND_DET	1		I	코인라인 GND 검출
CN_VLT_SLT	1		O	코인 전압 선택
CN_POLARITY	1		O	코인 ti극성
CN_VLT_SLT	1		0	코인 전압 인가
TEST	1		I	테스트 모드
SAFE_CLOCK	1		I	테스트 모드용 클럭
MODE	1		I	모드선택핀 프로세서 가동 또는 내부상태 머신
TOTAL	107

표 5에서, 주석 BB는 후면신호를 나타내며, CD는 DSLAC^TM신호를 나타내고, P는 프로세서신호, EE는 EEPROM신호를 또한, M은 메모리신호를 나타낸다.

TIUA(880)에 부가하여, Xilinx Corporation 부품번호 XC17256일 수 있는 직렬 PROM이 프로그래밍과 관련하여 사용된다. 이 직렬 PROM은 도 17에서 참조부호 880-A로 표시되어 있다.

표 5에서 설명된 신호 및 전원핀들에 부가하여, 다음의 표 6은 신호명과 함께 프로그래밍에 필요한 핀들을 나타낸다. 또한, 이 표는 핀이 입력, 출력 또는 입출력 핀인지의 여부와 수행되는 프로그래밍기능을 설명한다.

표 6

신호명	핀번호	입출력	설 명
PROG	74	I/O	이 신호가 로우로되면 프로그램 사이클이 시작된다. 이것은 내부 풀업기능을 갖는다. Xilinx가 전원상승상태로 자동으로 로드되기 때문에 전원 상승 구성은 필요없다. 반드시 필요하지는 않지만 이 신호가 HC11에 접속하여 사용될 수 도 있다.
CCLK	107	O	이 것은 다운로드를 위한 클럭이다. 이 것이 PROM에 접속되어야 한다.
DIN	105	I	PROM으로부터의 직렬 데이터 입력
DONE	72	I/O	하이 상태가 프로그래밍 완료상태를 나타낸다. 입력에 따라 프로그램 처리를 지연시킬 수 있다. 이 핀은 PROM의 칩 선택을 어서트하는 로우에 접속하여야 한다.
INIT_	53	I/O	이 핀(5K)용으로 외부 풀업 저항이 권고된다. 이 로우 출력은 로드중에 발생되는 에러를 나타낸다. 번지 카운터를 제시하기 위해 PROM의 리셋 핀에 접속될 수 있다.
M0,M1,M2	36,34,48	I	이것들은 다운로드의 사용 형태에 대해 Xilinx 칩을 설정하는 모드핀들이다. 직렬 마스터 모드의 경우 모두 접지되어야 한다. 이 모드가 랩 직렬 다운로드를 위해 사용되면 이들은 하드와이어될 수 있다.
HDC	40	O	구성중 하이. 이 핀은 정상 동작중에 정규 입/출력을 위해 사용될 수 있거나, HDC 신호용으로만 사용될 수 있거나, 전혀 사용되지 않을 수 있다. 이 신호는 ASIC의 현재 상태에 대한 응답을 위한 프로세서에 유용할 수 있다.
LDC	44	O	구성중 하이. 이 핀은 정상 동작중에 정규 입/출력을 위해 사용될 수 있거나, LDC 신호용의로만 사용될 수 있거나, 전혀 사용되지 않을 수 있다. 이 신호는 ASIC의 현재 상태에 대한 응답을 위한 프로세서에 유용할 수 있다.
합계	10

BNUCC(800)와 그와 관련된 UVG 카드(140A)간의 통신은 도 2 및 도 3에 도시된 바와 같이 버스(882A)를 통해 수행된다. 도 3을 참조하면, 통신채널은 TDMDD로 표시된 제 1라인 하향 TDM정보상에 마련된 6개의 가입자 라인에 대한 데이터를 포함한다. TDMDU로 표시된 상향 TDM 직렬버스인 제 2채널은 BNUCC(800)에 대한 제어 및 조회시 6개의 가입자 라인 회로로부터의 데이터를 포함한다. 이 버스는 TIUA(880)가 버스상의 데이터를 액티브하게 구동하지 않을 때 3-상태로 진입하여 이 버스가 다른 카드들에 의해 공유될 수 있게 한다.

다음에는, 클럭 신호가 TDMCLK로 표시된 버스를 통해 TIUA(880)로 제공되며, 이것은 4.096 MHz로 동작하는 주된 시스템 클럭이다. 마지막으로, 동기 신호가 TDMFS로 표시된 버스를 경유해서 TIUA(880)로 제공된다.

이 신호는 상향 버스와 하향 버스상에서의 통신을 위해 TIUA(880) 사이의 동기를 제공한다. 이 신호는 프레임 동기를 위한 코드와 슈퍼프레임 동기를 위한 다른 코드를 가진다. 도 7에 있어서 상기 하향 프레임 동기신호는 참조부호 (936)로 표시된다. 이러한 슈퍼프레임은 매 8 프레임 마다 발생한다. 도 7에 있어서 상기 슈퍼프레임 동기는 참조부호 (936)으로 표시된다. 이 신호는 프레임 동기 코드를 전송하지 않을 때에는 하이 상태에 있게 된다. 상기 프레임 동기 코드는 11101010인 ($EA)이며, 또한 상기 슈퍼프레임 코드는 1100인 ($CC)이다. 여기에서 사용되는 바와 같이, ($)는 16진수를 표시한다. 정확한 프레임 코드가 수신될 때 상기 프레임 코드의 마지막 비트 이후의 다음 비트는 다음 프레임의 제1 비트로 간주된다. 도 7에는 상향 워드들과 하향 워드들이 동기 상태에 있는 것으로 도시되어 있지만, 상향 데이터와 하향 데이터는 TIUA 내의 오프셋 파라미터의 사용을 통해 동기 상태에서 벗어날 수 있다. 상기 오프셋은 상향이 지연되는 클럭 싸이클수를 표시한다.

상향 프레임과 하향 프레임 사이에서 비트 분해를 해주는 타이밍 오프셋을 가지는 능력은 정보 프레임을 저장하기 위해 필요한 메모리량을 감소시키는 데에 있어서 뿐만아니라 음성 신호의 전송 지연을 최소화하는 데에 있어서 몇가지 이점을 제공해준다. 광범위 비트 오프셋을 제공해줄 수 있음에 의해, 정보가 전체 프레임에 대한 버퍼없이 도달하자마자 정보에 액세스하는 것이 가능해진다.

DSLAC^TM장치를 포함한 시스템의 다른 부분에서 지연을 감소시키는 비트 분해를 만드는 능력은 TIUA(880)에 광범위 바이트 레지스터를 배치함에 의해서 달성될 수 있고, 상기 TIUA(880)는 클럭 사이클의 정수에 대응하는 지연에 대하여 프로그램될 수 있으며, 또한 이는 본질적으로 상업적으로 구득할 수 있는 DSLAC들에서 이루어지는 바이트 타이밍 제어와 더불어 사용될 수 있는 미세 타이밍 제어를 제공해준다.

공통 제어 인터페이스

상기 BNUCC(800)는 직렬 TDM 버스를 통해서 TIUA(880)과 접속된다. 이 버스는 최대 6개의 POTS 인터페이스를 지원하도록 설계되었다. 상기 BNU 직렬 TDM 버스는, TDMCLK를 통해 제공되는 공통 4.096 MHz 클럭, TDMFS를 통해 제공되는 공통 125㎲ 프레임 동기, TDMDU를 통해 제공되는 개별 상향 TDM 데이터, 및 TDMDD를 통해 제공되는 개별 하향 TDM 데이터로 이루어져 있다.

도 8을 참조하면, 상기 프레임 동기는 프레임의 제1 비트를 나타낸다(상기 제1 타임슬롯의 MSB). 각각의 프레임은 64개의 DS0들(또는 타임슬롯들)로 이루어지며 또한 32개의 채널들(채널당 2 DS0들)로 분류된다. 한 개의 채널내에 있는 제1 DS0는 PCM TDM 데이터이며, 또한 제2 DS0는 그 관련 비트 방향 신호이다. 제1 채널(#00)은 프레임 OH를 위해 유보되는 한편 마지막 채널(#31)은 제어를 위해 유보된다.

상기 OH 채널은 링크의 수행을 모니터하기 위해 사용된다. 상기 제2 DS0(신호 DS0)는 버스 패리티 테스트를 위해 사용된다. 그것은 프레임내의 각 바이트에 대한 누적적인 배타적 논리합의 결과를 포함한다. 상기 제1 바이트는 반전되며 이것은 전부 0 대신에 전부 1로 시작하는 것이다.

두 개의 타입슬롯들이 있다: CTL #1과 CTL #2. CTL #1 DS0(@채널 #31 데이터 DS0)는 TIUA 하드웨어에 대한 늦은 액세스 프로토콜을 수행하도록 사용된다. CTL #2 DS0(@채널 #31 신호 DS0)는 상측 두 개의 MSb들을 제외한 것에 대해서는 유보된다. 상기 MSb는 상향 패리티 에러가 발생되는 지의 여부를 표시한다. 만일 에러가 마지막 프레임에서 발생된다면 그것은 1이다. 제2 MSb는 하이일때의 AIS 에러를 표시한다. 이것은 로컬 프로세서가 상향 패리티 에러와 함께 리드하도록 레지스터에 투입된다.

상기 CTL1 채널은, BNUCC(800)과 TIU 사이의 단순한 제어/응답 프로토콜을 위한 슈퍼프레임당 두 개의 4-바이트 메시지를 만들기 위해서 1 ㎳ 슈퍼프레임의 크기를 사용한다.

도 8에 있어서, 참조부호 (931)에 의해 표시되는 단일 프레임이 도시되어 있다. 또한 참조부호 (932)에 의해 표시되는 하향 데이터 채널 TDMDD가 표시되어 있고, 동기 채널 TDMFS는 (934)로 표시되어 있으며, 또한 클럭(TDMCLK)은 (940)에 표시되어 있다. 프레임(931)내에는, 참조부호 (960)과 (962)를 사용해서 도 8에 표시된 두 개의 제어 타임슬롯 CTL #1 및 CTL #2을 포함하는 전술한 채널(31)이 포함되어 있다. 프레임(931)은 채널 0-31을 포함하며, 도 9에서 채널 0은 참조부호(950과 952)로 표시된다. 유사하게, 채널(1)은 참조번호(954와 956)으로 표시된다. 도 9A에 있어서, 하향 채널 #31이 도시되며, 또한 DS0-1은 TIUA(880)에 제어 신호를 제공하기 위한 멀티 프레임 메시지로 사용될 수 있다. 유사하게, 도 9B에 있어서, 채널(31)은 또한 하향 방향에서의 멀티 프레임 메시지를 위해서 사용된다.

상향 제어 메시지를 위한 포맷은 도 9C에 도시되어 있다. 여기에서 사용되는 바와 같이, 도 9C에 도시된 8개의 프레임은 슈퍼프레임으로 지칭된다. 상향 메시지와 하향 메시지를 위한 명령과 어드레스의 예는 도 9D에 도시된다.

상향 메시지와 하향 메시지를 위한 명령과 어드레스의 이점은, 그것들이 마이크로프로세서와 외부 메모리가 존재하는 소프트웨어 기반 라인카드에서 실행될 수 있으나 단순 하드웨어 기반 머신(예를 들어, TIUA(880))이 사용될 수 있도록 설계되어 있다는 점이다. 이것은 도 9D에 도시된 바와 같이 짧은 코드를 사용해서 수행된다. 마이크로프로세서와 관련 메모리를 제외시키는 것은 명백한 비용상의 이점을 갖는다.

바람직한 실시예에 있어서, 하향 메시지는 취한 액션을 표시하는 명령 바이트를 포함하며, 또한 상향 응답은 하향 명령 바이트과 함께 $80의 16진수를 사용해서 생성된다. 상기 카드로부터 전송된 데이터를 필요로 하지 않는 상향 메시지는, BNUCC(800)로 하여금 상기 메시지가 적절하게 수신됐다는 사실을 확인하도록 하기 위해서 하향으로 전송된 데이터를 반복한다.

Ⅱ. 범용음성대역 초기화

A. 범용음성대역초기화 개관

상기 UVG 카드(140)의 기초 작동은 도 10으로부터 이해될 수 있으며, 도 10은 UVG 카드(140)가 BNU(110A)에 설치됐을 때에 발생될 수 있는 단계들을 보여준다. 설치되자마자, 검사 패리티 바이트 단계(A0)는 UVG 카드(140)에서 나오는 신호에 대해서 수행된다. 패리티 바이트 테스트(A4)는 상기 패리티 바이트가 정확한지를 결정하기 위해서 BNUCC(800)에 의해 수행된다. 상기 패리티 바이트는 프레임내의 각 바이트에 대한 누적형 배타적 논리합을 통해서 계산된다. 제1 바이트는 반전되며 이것은 전부 0 대신에 전부 1로 시작하는 것과 같다. 이것의 첫 번째 실시예는, 주어진 프레임에서 프레임내의 모든 바이트가 이전 프레임에 대한 패리티를 제외하고는 0이라면, 이 프레임에 대한 패리티가 반전된 이전 프레임에 대한 패리티가 된다. 이것은, 주어진 패리티가 (10011001)이라면 새로운 패리티가 (01100110)가 된다. 이 공정을 더 설명하기 위해서, 한 프레임내에서 계산된 패리티 대 데이터가 아래에 도시된다. (모든 값들은 16 진수로 되어 있으며, 또한 상기 프레임은 첫 번째 데이터 값에서 시작된다고 가정된다.)

데이터 :01:10:FF:AA.

패리티 :FE:EE:11:BB

정확하다면, 카드 인식(A8)이 UVG 카드(140) 타입과 보통 EEPROM(886)에 저장된 개정 번호를 요청함에 의해 달성된다. 패리티 바이트 테스트(A4)가 실패하는 경우에, 이것은 UVG 카드(140)가 BNU(110)에 아직 삽입되지 않았거나 전원이 공급개시되지 않은 경우이므로, 검사 패리티 바이트(A0)의 또 다른 반복이 이루어질 것이다.

카드 식별(A8)후에 인증 단계가 발생될 수 있으며, 그것에 의해 요구된 신뢰성과 질 기준을 충족시키는 것으로 알려진 인증된 제품인 것으로 상기 카드를 식별하는 카드용 서명을 발생시키도록 암호화 키나 기능이 이용된다. 인증(A8)은 UVG 카드(140)에 국부적으로 발생한다.

인증(A8)의 결과는 BNUCC(800)에 전송되는 한편 또한 BDT(100)으로 전송될 수 있다. 인증 카드 테스트(A16)는 인증(A8)의 결과가 정확한지를 결정하기 위해서 수행되며, 이것은 효과적으로 카드의 서명을 검사하게 된다. BNUCC(800)나 BDT(100)가 인증 카드 테스트(A16)에서 인증(A17)에 실패했다는 것을 결정할 수 있으며, 또는 상기 카드가 진정한 것으로 결정된다면 상기 시스템은 카드 자체 테스트(A 20)로 이동할 것이다.

카드 자체 테스트(A20)는 BNUCC(800)이나 BDT(100)로부터 TIUA(880)로의 자체 테스트 시드의 다운 로드를 포함하며, 그것은 상기 회로의 집적도·UVG 카드(140)의 인쇄 회로 기판에 대한 연결 및 UVG 카드(140)에 대한 몇몇 또는 전체 회로나 부품의 기능성을 보장하기 위해서 자체 테스트 절차를 시작한다.

자체 테스트(A20)에 이어서, 자체 테스트 통과 테스트(A24)가 BNUCC(800)나 BDT(100)에서 수행된다. 이 테스트는 몇 바이트의 짧은 테스트 결과를 BNUCC(800)나 BDT(100)에 저장된 예상된 테스트 결과와 비교하거나 자기 테스트에 의해 발생된 몇백 바이트의 긴 시??스를 긴 저장 시??스와 비교하는 것 만큼 단순할 수 있다. 어느 실시예에 있어서도, 최종 결과는 UVG 카드가 적정하게 동작하는 가 또는 아닌가에 대한 결정이다. 상기 카드가 적정하게 동작하지 않는 경우에 그것은 자체 테스트(A20)를 실패한 것으로 간주된다. 상기 카드가 적정하게 동작한다고 결정되면 그것은 다운로드 소프트웨어(A28)로 진행한다. 플러그 삽입·전원 공급 또는 리셋후에, UVG 카드(140)는 다음 데이터링크 메시지를 해독하기에 충분한 기능을 가지게 될 것이다: 메모리 리드, 메모리 라이트, 시작, 상향 오프셋 설정, 언록 및 리셋. 이하의 테이블 6A는 상기 데이터링크 기능 코드를 설명한다.

표 6 A

데이터 링크 기능 코드

#정의 cDIFuncNil	0	/닐기능/
#정의 cDIFuncRead	1	/메모리리드/
#정의 cDIFuncWrite	2	/메모리 라이트/
#정의 cDIFuncOffset	3	/상향 오프셋 설정/
#정의 cDIFuncGo	4	/로드된 코드 실행/
#정의 cDIFuncTestLpbk	0x22	/루프백 테스트/
#정의 cDIFuncUnlock	0x55	/메시지 인터페이스 언록/
#정의 cDIUnlockAddr	0x1234	/언록 어드레스 값/
#정의 cDIUnlockData	0x77	/언록 데이터 값/
#정의 cDIFuncReset	0x69	/리셋 명령/
#정의 cDIResetAddr	0x5ab3	/리셋 어드레스 값/
#정의 cDIResetData	0x96	/리시세 데이터 값/
#정의 cDIReplyBit	0x80	/응답 표시위해 비트 부착/
0 이면
#정의 cTiuLoadAddr	0x1600	/TIU 다운로드된 코드 진행 장소/
기타
#정의 cTiuLoadAddr	0x2000 /TIU 다운로드된 코드 진행 장소/
#정의

여기에서 기술된 바와 같은 마이크로콘트롤러/소프트웨어 메카니즘화에 있어서, 이 기능은 제조시에 마이크로콘트롤러 칩(884)내의 비휘발성 메모리(예를 들어, 한번 프로그램가능한 ROM)로 로딩되는 소프트웨어 및 하드웨어(고정된 로직이나 온-보드 비휘발성 메모리로부터 프로그램가능한)에 의해서 실행된다. 하드웨어 메카니즘화에 있어서, 이것은 고정된 로직이나 온-보드 비휘발성 메모리로부터 로딩되는 프로그램가능한 로직에 의해 제공될 것이다.

플러그 삽입·전원 공급 또는 리셋후에, UVG 카드에 대한 데이터링크는 리셋과 언록을 제외한 모든 기능을 디스에이블할 수 있다. 이는 삽입과 스타트업 천이 상태중에 잘못된 데이터링크 동작을 방지해준다. UVG 카드(140)는 레지스터들을 경유해서 액세스가능한 비휘발성 식별 메모리(U19)를 포함하며, 상기 레지스터들은 상기 데이터링크를 경유해서 상기 UVG 카드로 액세스가능한 어드레스 공간으로 매핑된다. 현재 메카니즘화에 의해 메모리 장치(U19)는 직류 액세스 핀들(칩 선택, 직류 클럭, 직류 입력, 및 직류 출력)은 직접 TIUA(880) 레지스터내의 비트들로 맵핑되며; TIUA 레지스터들(어드레스 범위 $8xxx)는 UVG 및 데이터링크 메모리 리드와 메모리 라이트 기능들을 통해서 액세스가능하다.

BNUCC(800)은 UVG 카드 액티브 상태 검출기를 제공하며, 이 액티브 상태 검출기는 BNU내의 각 UVG 카드 슬롯에 대해 개별적으로 상향 TDM 버스(TDMDU)상에서 천이를 감지한다.

BNUCC(800) 소프트웨어가 UVG 카드 상향 버스상에서 충분한 기간의 액티브 상태를 관측할 때, 상기 소프트웨어는 UVG 카드가 존재한다고 가정해서 상기 카드의 감시를 개시한다.

BNUCC(800) 소프트웨어는 데이터링크상에서 언록 메시지를 전송한다. 이것은 UVG 카드가 모든 다음의 데어터링크 동작 타입들을 허용하도록 지시하는 특정 패턴(모든 메모리 필드에서 임의 내용을 가정하는 잘못된 표시의 가능성 2^32내의 1)을 제공한다.

BNUCC 소프트웨어는 상기 데이터링크상에서 상향 오프셋 메시지를 전송한다. 이것은 상기 UVG 카드가 그 상향 PCM 버스 오프셋을 설정하도록 해주며, 그것은 상향 UVG 카드 데이터링크 메시지가 적정하게 기능하기 위해 필요하다.

BNUCC 소프트웨어는 상기 직렬 식별 메모리(U19)에 대한 상기한 데이터링크 액세스를 통해서 상기 UVG 카드의 식별 표시를 리드한다.

BNUCC 소프트웨어는 상기 UVG 카드의 식별과 인증을 직접 해석하거나 이러한 책임을 상기 BDT(100)으로 넘겨줄 수 있으나, 그러한 노력은 BNUCC(800)와 BDT(100) 사이에서 배가되거나 결합될 수도 있다.

BNUCC(800)나 BDT 소프트웨어는, 상기 UVG 카드 식별 메모리(U19)가 리드된 상기 단계에서 표시되며 독출된 UVG 카드의 특정 타입과 개정 번호에 대해서 소프트웨어나 프로그램가능한 상태 기계 제어로부터 적정한 이미지를 선택한다.

BNUCC(800)는, 이 이미지를 그 자신의 비휘발성 메모리나 BDT(100)를 가진 통신링크로부터 낱개로 얻으며 또한 이러한 이미지를 UVG 카드 데이터링크상에서 리드 메모리 명령을 사용해서 상기 UVG 카드로 바이드별로 전송한다.

UVG 카드에 의한 이미지 수신의 완결성은 상기 UVG 카드에 의해 리턴된 메모리 라이트 응답 메시지를 관찰함과 이것을 어드레스의 예상 시퀀스와 비교함에 의해서 판정된다. 이 단계는 UVG 카드 마이크로콘트롤러나 하드웨어에 있어서의 총체적 결함을 조기에 신속하게 표시해준다.

상기 UVG 카드에 의한 이미지 수신의 완결성은, 상기 카드에 대해 메모리 리드 메시지를 수행하고, 복귀 응답을 관찰하며, 또한 그것들을 이미지내의 각 어드레스의 값과 비교함에 의해 판정된다. 이 단계는 UVG 카드 메모리에서의 결함-특히 어드레스 지정 결함-을 표시해준다.

BNUCC(800) 소프트웨어는 상기 UVG 카드에 시작 메시지를 전송한다. 여기에서 기술된 마이크로콘트롤러 메카니즘화를 위해서, 시작 메시지의 어드레스 필드는 UVG 카드 마이크로콘트롤러가 다운로드된 소프트웨어로 점프해서 상기 소프트웨어를 시작하도록 해주는 어드레스를 포함하고 있다. 상태 머신 구현을 위해서, 이것은 시작 상태 머신 코드나 어드레스를 포함할 수 있다. BNUCC(800) 소프트웨어는 언록 메시지를 전송한다. 이것은 구동 소프트웨어나 상태 머신을 위한 데이터링크를 언록시킨다. BNUCC(800) 소프트웨어는 상향 오프셋 설정 메시지를 전송한다. 이것은 상기 구동 소프트웨어나 상태 머신을 위한 상향 오프셋을 설정한다. BNUCC(800) 소프트웨어는 메모리 라이트 데이터링크 명령을 사용해서 $9xxx 범위에 위치된 유사 레지스터 영역으로 보드당 및 라인당 예비 정보를 전송한다. BNUCC(800) 소프트웨어는 전술한 메카니즘에 의해서 예비 정보상에 라인 당 강제 상태 제어를 설정해서, 적절한 초기 상태에서 구동하는 각 라인의 상태 머신을 설정해준다. BDT(100)으로부터 예비나 서비스 상태 변화를 수신하자마자, BNUCC(800) 소프트웨어는 때때로 라인 상태들을 새로운 값으로 강제하기 위해서 라인당 강제 상태 제어를 설정해줄 수 있다(서비스가 되지 않거나 서비스가 되는 조건에 적합한 상태들).

B. 범용음성대역카드 인증

상기 UVG 카드(140)에 대한 카드 인증은 한 개 이상의 많은 공지된 암호화 기술에 기초할 수 있다. 이러한 암호화 기술을 활용함에 있어서, 비밀 키가 UVG 카드(140), 특히 TIUA(880)내에 저장된다. BDT(100)나 BNUCC(800)에 의해 인증을 요청하자마자, 상기 비밀 키가 그 역으로는 복제가 어려운 수학적 원 웨이 기능을 사용하거나 BDT(100)나 BNUCC(800)에 의해 생성된 초기화 키를 사용해 서명을 연산하기 위해 사용된다. 상기 서명은 상기 TIUA(880), 마이크로콘트롤러(884) 또는 이 장치들의 조합내에서 계산될 수 있다. 이 서명은 인증 카드 테스트(A16)를 위해 BDT(100)이나 BNUCC(800)에 전송된 결과이다.

암호화 기술은 심도있게 연구되어 온 한편 당업자에 의해 공지되어 있다. 연방 정보 처리 표준 출판 186의 디지털 서명 표준(DSS)이 기술하는 바와 같이 제임스 엘. 맷시에 의해 저술되어 1988년 5월 IEEE 회보 볼륨 76 넘버 5로 출판된 "현대 암호화 기술에 대한 소개"라는 제목의 논문은 다수의 암호화 기술을 설명하고 있다. 다음의 미합중국 특허는 또한 암호화 기술을 설명하고 있다: "디지털 서명 알고리즘"이라는 제목의 크라비츠에 의한 미합중국 특허 제 5,231,668 호; "암호화 장치 및 방법"이라는 제목으로 1880. 4. 29자로 특허된 헬만 등에 의한 미합중국 특허 제 4,200,770 호; "공중의 키 암호화 장치 및 방법"이라는 제목으로 1980. 4. 19자로 특허된 헬만 등의 미합중국 특허 제 4,218,582 호; "암호화 통신 시스템과 방법"라는 제목으로 1983. 9. 20에 특허된 리베스트 등의 미합중국 특허 제 4,405,829 호; 및 "멱법 암호화 장치 및 방법"이라는 제목으로 1984. 1. 3자로 특허된 헬만 등의 미합중국 특허 4,424,414 호. 전술한 논문과 미합중국 특허들은 모두 여기에 참고자료로서 포함된다.

UVG 카드(140)내의 키가 안전 수단을 통해 전송된 저장된 비밀 키나 비밀 키일 수 있지만, 상기 키는 TIUA(880)에 포함된 자체 테스트나 비밀 기능의 결과일 수 있다. 이 경우에 있어서, 암호화 방법이 서명을 계산하거나 서명을 BNUCC(800)나 BDT(100)에 전송하기 위해 사용될 수 있으나, 카드 자체 테스트(A20)의 부분으로 생성될 수 있다.

상기 인증은 하나의 특별한 실시예에 한정되지 않으며 자체 테스트나 암호화 기술을 결합한 것일 수 있다.

유사하게, 상기 자체 테스트가 키로서 작용하는 기능을 포함할 때 상기 카드 자체 테스트(A20)는 카드 인증인 것으로 간주될 수 있다. 또 이 다른 실시예에 있어서, 도 10에 도시된 인증(A20)과 카드 자체 테스트(A20) 단계는 상기 인증 카드 테스트(A12)와 자체 테스트 통과 테스트(A20)와 같이 결합된다. 이러한 결합된 테스트중 어느 하나를 통과하는 데에 실패하면 실패한 인증(A17)과 실패한 자체 테스트(A12)가 결합된 상태가 된다.

C. 범용음성대역카드 테스트

1. 링 발생기 테스트

상기 링 발생기(890)는 UVG 카드(140)의 중요 부품이기 때문에, 그것이 적정하게 동작하는 것을 결정하기 위한 개별적인 테스트가 수행될 수 있다. 상기 링 발생기 테스트의 일 실시예에 있어서 일정한 듀티 사이클 펄스 트레인 이 디지털 펄스 트레인 신호(896)으로 활용되며, 그 결과는 상기 링 전압 신호(896)로서의 일정한 직류 전압 출력이 된다. 이 실시예에 있어서, TIUA(880)내에 있는 회로에 의해 발생된 적어도 두 개의 다른 일정한 듀티 사이클 펄스 트레인이 상기 링 발생기(890)에 적용되며, 그 결과는 링 전압 신호(896)으로 나타나는 두 개의 구별되는 직류 전압이 된다. BNUCC(800)내의 테스트 회로는 이러한 직류 전압 레벨들을 구한다. 이러한 테스트는, 이와 같이 상기 링 발생기가 정확히 기능하는 것을 평가하는 데에 사용될 수 있다. 직류 전압 레벨들을 측정하기 위한 테스트 회로는 당업자에게 잘 이해된다.

한편으로, 테스트된 변수는 전압 진폭 대신에 링발생 주파수가 될 수 있다. 이 방법은 몇가지 이점이 있다. 이러한 테스트 타입을 위한 하드웨어는 간단하며 공통 제어 카드에 잘 맞는 전류 회로로 유지된다. 상기 TIUA내의 변화는 상기 변화 진폭 방법 보다 단순하다. 이러한 타입의 TIUA 테스트를 지원하는 것은 링 주파수 프로그램 능력을 가지게 될 것이다. 상기 발생기는 20 Hz에서 다른 주파수로 스위치할 수 있을 것이다. 상기 공통 제어 소프트웨어는, 주파수의 소정 시??스가 뒤 따르는 것이나 TOUA가 주파수 명령에 정확하게 응답하는 것을 확인할 수 있을 것이다. 상기 링 발생기는 다양한 주파수들과 잠재적으로 다른 펄스 폭들을 정확하게 발생시키기 위해 테스트될 것이다. 만일 링 발생기 회로가 정확하게 기능한다면, 그것은 모든 예상 주파수를 발생시킬 수 있을 것이다.

2. TIUA 자체 테스트

다음 방법은 유효한 동작 UVG 카드를 위한 시스템내 테스트를 제공한다. 이러한 구상에 대한 기초가 되는 개념은 시드 값을 포함한 데이터링크 메시지를 BNUCC(800)에 전송하기 위한 BDT(100)를 위한 것이다. 상기 BNUCC(800)는 그후에 이 시드를 예를 들어 라인 카드(140A)로 전송한다. 상기 시드는 선형 피드백 시프트 레지스터(LFSR)의 시작점으로서 내장 시드와 함께 사용된다.

LFSR의 출력은 TIUA스캔 체인의 서브셋에 채워진다. 이 서브셋은 BNUCC(800)통신과 라인서비스 기능성간의 충돌을 피하도록 선택된다. 선택된 서브셋회로는 N회 클럭킹되어 회로의 다음상태를 발생한다. 이 다음상태는 BNUCC(800)라인카드 인터페이스의 메시지부분을 통해 BNUCC(800)으로 상향 전송된다. 이어서, BNUCC(800)은 이 상향데이터를 데이터링크를 통해 BDT(100)로 전송한다. TIUA(880)가 LFSR에 따라 다음 내부상태를 발생하는 단계가 다수회 반복되어 TIUA(880)로부터의 충분히 긴 데이터열을 발생시킬 수 있으며, 이에 따라 허용가능 범위가 제공된다.

이러한 방식으로 발생된 데이터열을 테스트하기 위해 BDT(100)에 의해 사용된 방법은 가변적이다. 이 방법은 전체 비트열 또는 메모리내의 룩업테이블에 대한 데이터의 비선형 변환을 실제로 테스트하는 단계로 구성된다. 또한, 이 방법은 검증테이블이 소프트웨어방식으로 유지되기 때문에 제품의 수명중에 언제든지 갱신되고, 또는 확장될 수 있게하며, 논리와 함께 TIUA내의 LFSR이 전체적으로 결정된다.

D. 상태머신 설명, 동작 및 다운로드

상태머신 설명 및 동작

각 UVG 라인카드상의 상태머신은 UVG 카드(140)상의 각 가입자회로(812)에 대한 제어기능을 제공한다. 전술한 바와 같이 라인카드용의 상태머신은 TIUA(880)내의 내부상태머신(604)을 이용하여 구현될 수 있으며, 또는 마이크로프로세서인터페이스(605)와 마이크로콘트롤러(884)(도 3참조)의 조합에 의해 구현될 수 있다. 소정의 UVG 카드(140)상의 상태머신은 3개의 이중라인 UVG 회로들(812)에서 구현되는 바와 같이 6개의 가입자회로를 제어할 수 있다. 상태머신은 PSTN스위치(10)로부터 발생되는 신호를 해석하여 링발생상태를 위해 가입자회로를 제어하며, 전화(185)가 온훅 또는 오프훅상태인지를 판단하기 위해 팁선(266) 및 링선(268)을 통해 가입자라인을 감시한다. 또한, 상태머신은 전화(185)상태와 함께 PSTN스위치(10)의 정보를 이용하여 각 상태에 대해 가입자회로를 적절히 구성하고 상태천이를 발생시킨다.

도 11은 루프시작 UVG회로에서 사용되는 여러 상태를 도시하고 있으며, 여기서 신호는, 예를 들어 팁선(266A)과 링선(268A)사이에서 폐쇄회로의 형성을 통해 가입자루프를 폐쇄하도록 발생된다. 도 11 및 도 12에서 상태를 나타내는 모든 머릿글자는 수신된 신호정보를 나타낸다. 도 12는 접지가 신호방법에 따라 팁선(266A) 또는 링선(268A)으로 인가되는 접지시작 UVG회로에서 사용되는 상태를 보여준다. 도 12에서의 점선은 접지시작모드정보를 나타낸다.

도 12를 참조하면, 전원하강상태(B0)는 가입자회로가 마이크로콘트롤러(884)에 의해 전원하강모드로 설정될 때의 초기상태이다. 이 상태는 가입자회로가 마련되지 않거나 아직 액티브되지 않는 것의 결과이며, 또는 BNU(110)내의 결함 또는 전원공급문제의 결과일 수 있다. 접지시작유휴상태(B1)는 가입자회로가 접지시작회로일 때만 발생하며, 회로가 동작하지만 가입자라인이 액티브되지 않을 때의 디폴트상태이다. 이 상태는 전화(185)의 링발생이 없거나 송수화기가 온훅인 상태에 해당한다.

링접지상태(B6)는 가입자회로가 접지시작회로일 경우에만 발생하며, 링선(268)의 접지상태에 해당한다. 이 상태는 가입자가 통화를 위해 다이얼톤을 요구하고 있는 상태를 반영한다.

대기상태(B4)는 전화(185)가 온훅상태에 있거나 링발생이 없을 경우의 루프시작회로에 대한 공칭상태이다.

온훅상태(B12)는 전화(185)의 송수화기가 가입자의 발신으로 인해 또는 호가 링발생에 의해 도달하고 가입자가 그 호에 응답하기 때문에 오프훅 위치에 있을 때 발생한다.

정방향분리상태(B16)는 통신 상대방이 송수화기를 온훅위치로 설정함으로써 전화가 끊어진 상태를 나타낸다. 정방향분리신호는 통신이 완료되었다는 것을 나타내기 때문에 머신, 모뎀 및 팩스머신에 대한 응답을 위해 특히 유용하다.

온훅상태(B8)는 가입자회로가 대기상태(B4)에 있기 전에 전화의 송수화기를 가입자가 온훅위치로 복귀하였을 때 발생한다. 이 온훅상태는 전화(185)다이얼회로의 온훅신호에 의해 다이얼펄스가 형성되는 펄스다이얼링 상태의 일부로서 또한 발생될 수 있다. 마찬가지로 플래쉬훅 신호가 온훅상태를 통해 PSTN스위치(10)로 전송된다.

링발생상태(B20)에서는 링발생전압(896)이 고체상태릴레이(910)를 통해 라인에 인가되어 전화(185)가 링을 발생하게 한다.

링발생상태(B20)에 라인이 존재할 때 링해제상태(B24)가 신호화되어 링발생전압(896)을 제거한다. 이것은, 링트립이 발생하고(호출측이 라인에 응답한 상태를 나타냄), 정상 링발생에 대응하는 링발생 시퀀스에 오프기간이 존재하며, 시스템 결함의 발생으로 인해 시스템이 링발생을 해제하거나 일정 링발생모드를 방지하도록 조정하기 때문에 수행되는 것이다. 또한, 상기 링해제상태(B24)는 고체상태릴레이(910)에 의해 링발생전압(896)이 제거된 채 유지되는 25㎳ 기간(링사이클의 1/2)을 제공한다. SLIC(906)는 상기 링해제상태(B24)의 25㎳ 기간에 뒤이어 고체상태 릴레이에 의해 가입자회로에 재접속될 수 있다.

링무음상태(B28)는 링신호간의 무음기간을 나타낸다. 통상 링동작은 2초동안 온되고, 4초동안 오프된다. 가입자회로가 5초 이상의 기간동안 링무음상태에 있게되면, 호출측이 수화기를 내려놓은 것으로 가정되고 가입자회로는 루프시작회로를 위해 대기상태(B4)로 복귀해야 한다. 접지시작회로의 경우 시스템은 접지시작 유휴상태(B1)로 복귀한다.

회로상태 변수 및 그에 따라 제공되는 신호가 표7에 정의되어 있다. 이 표로부터 알 수 있듯이 신호가 상향으로(PSTN스위치(10)로의 방향)발생되며, 제어신호들이 LCAS A(910A) 및 LCAS B(910B), 링발생기(890), DSLAC^TM소자(900A/B) 및 SLIC 회로들(906A, 906B)에 의해 구현되는 고체상태 릴레이들을 제어하도록 발생된다. 표 7-17에서는 도 11 및 도 12에 도시된 각 상태에 대한 상태변수, 상태 및 값이 설명되어 있다. 표 18은 상태천이신호상태 및 발생천이에 대해 설명하고 있다.

상태머신이 BNUCC(800)로부터 완전히 다운로드 될 수 있다.

표 7

회로상태 변수 및 정의

회로상태 변수정의
UPSIG	라인 회로가 송신하고 있어야할 상향 ABCD 신호 메시지
SLIC 비트	SLIC가 설정되어야 하거나 설정될 수 있는 상태
배터리 선택	배터리 상태 (즉, 온훅 또는 오프 훅 배터리)
LCAS 비트	LCAS 제어 비트들이 설정되어야 하는 상태
RING_EN	링 발생기 인에이블 리드선 상태 (로우 진위 인에이블)
BUSY LED	비지 LED 상태 (하이/로우 진위는 미정의)
DSLAC^TM소자	전력 상승/하강 : 직렬 버스를 통해 전송된 명령
DNSIG(유효)	라인 회로가 수신할 수 있는 유효 하향 ABCD 신호메시지
IDET	SLIC 로부터IDET 리드선상의 예상표시 [예,온훅/오프훅]

표 8

전원하강 또는 비장치 상태 설명

상태변수	상태	값
UPSIG	루프개방	[ABCD=0101]
SLIC 비트	개방회로	[C3C2C1=000]
배터리 선택	-48V	[B2EN=1]
LCAS 비트	유휴	[TESTIN=0,TESTOUT=O,RING=O,]
RING_EN	오프	[RING_EN^*=1]
BUSY LED	오프
DSLAC^TM소자	전원하강	[직렬데이타 링크 명령]
DNSIG(유효)	돈 캐어
IDET	무시

표 9

GS 유휴 상태 설명

상태변수	상태	값
UPSIG	루프개방	[ABCD=0101]
SLIC 비트	팁개방	[C3C2C1=100]
배터리 선택	-48V	[B2EN=1]
LCAS 비트	유휴	[TESTIN=0,TESTOUT=O,RING=O,]
RING_EN	오프	[RING_ENa^*=1]
BUSY LED	오프
DSLAC^TM소자	전력하강	[직렬데이타 링크 명령]
DNSIG(유효)	LCFO,LCF,RNG
IDET	링 비접지

표 10

링 접지 상태 설명

상태변수	상태	값
UPSIG	링접지	[ABCD=0000]
SLIC 비트	팁개방	[C3C2C1=100]
배터리 선택	-48V	[B2EN=1]
LCAS 비트	유휴	[TESTIN=0,TESTOUT=O,RING=O,]
RING_EN	오프	[RING_EN^*=1]
BUSY LED	온
DSLAC^TM소자	전력하강	[직렬데이타 링크 명령]
DNSIG(유효)	LCFO,LCF
IDET	링 접지

표 11

대기

상태변수	상태	값
UPSIG	루프개방	[ABCD=0101]
SLIC 비트	대기	[C3C2C1=101]
배터리 선택	-48V	[B2EN=1]
LCAS 비트	유휴	[TESTIN=0,TESTOUT=O,RING=O,]
RING_EN	오프	[RING_EN^*=1]
BUSY LED	오프
DSLAC^TM소자	전력하강	[직렬 데이터링크 명령]
DNSIG(유효)	LCFO,LCF,RNG	[GS라인에 대해서만LCFO]
IDET	온 훅

상기 표시 "¹"은 전시간 온훅 전송을 위해 라인이 제공되면 DSLAC^TM소자가 대기상태에서 전원상승모드를 수행해야 하는 것을 나타낸다.

표 12

오프훅[통화]상태 설명

상태변수	상태	값
UPSIG	루프폐쇄	[ABCD=1111]
SLIC 비트	액티브/반전	[C3C2C1=010/110]
배터리 선택	-24V	[B2EN=0]
LCAS 비트	유휴	[TESTIN=0,TESTOUT=O,RING=O,]
RING_EN	오프	[RING_EN^*=1]
BUSY LED	온
DSLAC^TM소자	전력상승	[직렬데이타 링크 명령]
DNSIG(유효)	LCFO,LCF,RLCF
IDET	오프훅

표 13

온훅 상태 설명

상태변수	상태	값
UPSIG	루프개방	[ABCD=0101]
SLIC 비트	액티브/반전	[C3C2C1=010/110]
배터리 선택	-24V	[B2EN=0]
LCAS 비트	유휴	[TESTIN=0,TESTOUT=O,RING=O,]
RING_EN	오프	[RING_EN^*=1]
BUSY LED	오프
DSLAC^TM소자	전력상승	[직렬데이타 링크 명령]
DNSIG(유효)	LCFO,LCF,RLCF
IDET	온훅

표 14

정방향 분리상태 설명

상태변수	상태	값
UPSIG	루프폐쇄	[ABCD=1111]
SLIC 비트	팁개방	[C3C2C1=100]
배터리 선택	-48V	[B2EN=1]
LCAS 비트	유휴	[TESTIN=0,TESTOUT=O,RING=O,]
RING_EN	오프	[RING_EN^*=1]
BUSY LED	오프
DSLAC^TM소자	전원상승	[직렬데이타 링크 명령]
DNSIG(유효)	LCFO,LCF
IDET	온훅	UPSIG 비트 표시
		라인이 온훅 상태를 나타내고 있을지라도 UPSIG 비트는 루프 폐쇄상태를 나타내야 한다.

표 15

링 발생 상태 설명

상태변수	상태	값
UPSIG	루프개방	[ABCD=0101]
SLIC 비트	링발생	[C3C2C1=001]
배터리 선택	-48V	[B2EN=1]
LCAS 비트	링발생	[TESTIN=0,TESTOUT=O,RING=1]
RING_EN	온	[RING_EN^*=0]
BUSY LED	오프
DSLAC^TM소자	전원하강	[직렬데이타 링크 명령]
DNSIG(유효)	LCFO,LCF,RNG
IDET	온훅

표 16

링 발생 해제 상태 설명

상태변수	상태	값
UPSIG	루프개방	[ABCD=0101]
SLIC 비트	액티브	[C3C2C1=010]
배터리 선택	-24V	[B2EN=0]
LCAS 비트	모두 오프	[TESTIN=0,TESTOUT=1,RING=1]
RING_EN	온	[RING_EN^*=0]
BUSY LED	온/오프	UPSIG 상태에 따라 온 또는 오프
DSLAC^TM소자	전원하강	[직렬데이타 링크 명령]
DNSIG(유효)	LCFO,LCF,RNG	링트립중에만 RNG가 수신되어야 한다
IDET	온훅/무시

표 17

링 발생 무음 상태 설명

상태변수	상태	값
UPSIG	루프개방	[ABCD=0101]
SLIC 비트	액티브	[C3C2C1=010]
배터리 선택	-24V	[B2EN=0]
LCAS 비트	유휴	[TESTIN=0,TESTOUT=O,RING=O]
RING_EN	온	[RING_EN^*=0]
BUSY LED	오프
DSLAC^TM소자	전원하강/상승¹	[직렬데이타 링크 명령]
DNSIG(유효)	LCFO,LCF,RNG
IDET	온훅²

상기 표시 "¹"은 온훅 전송을 위해 라인이 제공되면 DSLAC^TM소자가 링무음상태에서 전원상승모드를 수행해야 하는 것을 나타낸다.

상기 표시 "²"는 링트립으로 인해 링발생상태 라인이 유지될지라도 링해제상태중에 회로에 의해 부여된 상태에 따라 IDET라인이 링무음상태에 들어갈 때 온훅상태를 표시하게 된다. 링트립의 경우 상기 표시는 짧은 시간동안의 오프훅상태로 변경된다.

상태	천이신호상태	천이
전력하강또는 비장비	DNSIG=LCFDNSIG=LCFO	다음상태=유휴다음상태=GS유휴
GS 유휴	IDET=링접지DNSIG=LCFODNSIG=RNGDNSIG=LCF	다음상태=링 접지무변화;GS유휴 상태로 유지다음상태=링 발생다음상태=대기(통상 링 발생 코드 수반)
링 접지	IDET=링접지IDET=링비접지DNSIG=LCF	링 접지상태로 유지GS 유휴상태로 복귀. 진행중 호의 어보트 가정다음상태=오프 훅
대기	IDET=오프훅DNSIG=LCFDNSIG=RNGDNSIG=RLCFDNSIG=LCFO	다음상태=오프 훅대기상태로유지 다음상태-링발생무시다음상태=GS 유휴[GS 라인들만;LS 라인에 대해 무시]
오프훅[통화]	IDET=오프훅IDET=온훅DNSIG=LCFDNSIG=RNGDNSIG=RLCFDNSIG=LCFO	현재 상태로 유지다음상태=온훅SLIC를 액티브모드로설정 현재상태로 유지무시SLIC를 역방향 액티브 상태로 설정모드;현재 상태로 유지다음상태=정방향 분리
온훅	IDET=온훅IDET=오프훅DNSIG=LCFDNSIG=RNGDNSIG=RCLFDNSIG=LCFO2초타임아웃	현재상태로 유지다음상태=오프 훅SLIC를 액티브모드로 설정; 현재 상태로 유지다음상태=링발생SLIC를역방향 액티브상태로 설정;현재상태로유지다음상태=GS유휴상태[GS라인들만;LS라인들에 대해무시다음상태=대기

표 18

상태 천이 신호 상태 및 천이

상태	천이신호상태	천이
정방향분리	DNSIG=LCFDNSIG=RNGDNSIG=RLCFDNSIG=LCFO2초타임아웃	다음상태=대기무시무시현재상태로 유지다음상태=대기[LS라인]다음상태=GS 유휴[GS라인]
링발생	DNSIG=RNGIDET=온훅IDET=오프훅DNSIG=LCFDNSIG=RLCFDNSIG=LCFO	현재상태로 유지현재상태로 유지다음상태=링 해제다음상태=링 해제무시다음상태=링 해제
링해제	IDETDNSIG타임아웃	이상태에서 IDET무시이상태에서 DNSIG 무시다음상태=링 무음
링 무음	IDET=온훅IDET=오프훅DNSIG=LCFDNSIG=LCFODNSIG=RNG5초 타임아웃	현재상태로 유지다음상태로 오프훅현재상태로 유지다음상태=GS 유휴다음상태=링발생다음상태=대기

E. 2층식 상태머신

본 발명의 일 실시예에 따르면, 상태머신은 2개의 층 즉, 신호전처리층 및 주제어층으로 분리된다. 이 2개의 층들은 최소정보에 의해 결합되는 효과적으로 독자적인 상태머신들이며, 상기 신호전처리층은 디지털전송설비로부터 TR-303신호를 3㎳간격으로 수신하고, 조절되어 증가된 TR-NWT-000303신호코드를 주제어층으로 전송한다. 상기 TR-NWT-000303신호코드의 증가에 따라 트렁크조절의 시작(전송설비 결함에 따라)을 나타내기 위해 추가의 코드상태가 포함된다.

신호전처리상태머신(2001)(도 20참조)은 입력전화신호상태를 조절하고, 그 조절된 신호를 주상태머신에 제공하며 일련의 라인당 알람상태를 유지한다. 상기 알람상태는 장비 및 시스템을 감시하기 위해 상태머신(2001)으로부터의 보충적인 출력으로 검색될 수 있다. 신호의 조절 및 알람처리는 참조를 위해 본 명세서에서 전체적으로 포함되는 Bellcore명세서 TR-NWT-00057, TR-TSY-000008 및 TA-NWT-000909로부터의 추가정보와 조합하여 Bellcore TR-NWT-000303에서 규정된 조건을 따른다.

각 라인관련 신호는 TR-NWT-000303 규격 당 3㎳간격으로 입력된다. 주어진 라인에 대한 입력신호는 SigIn으로 언급된다. 단위당 다중라인에 대한 신호처리가 단일 공유상태머신 제어를 입출력 정보에 적용함으로써 하드웨어방식으로 구현될 수 있는데, 이러한 정보는 일련의 순환시간간격으로 상기 제어를 받는다. 상기 구현은 소프트웨어방식으로 구현되는데, 이 방식에서는 실행시간을 효율화하기 위해 각 라인에 대한 특정코드를 라인번호를 갖는 공통소스코드를 파라미터화하는 매크로확장(예를 들어 L1P.DSIG, L2P.DSIG등으로 표기된 변수)을 통해 구현될 수 있다. 하드웨어 구현은 라인당 3㎳의 서비스간격을 얻는 일련의 6개의 500㎲간격에서 제어논리를 공유해야 한다.

입력신호는 아래의 표 19에 표시된 프로그램가능 기능 테이블(SigInMap[SigIn])을 통해 매핑되어 특정타입의 서비스에 대해 무효한 신호코드를 알람표시신호(AIS)와 같은 다른 신호코드로 변환한다. 이 매핑된 신호가 DSIG(하향신호)로 언급된다. 정상 POTS 서비스에 대한 다음 예에서 출력코드용어는 표 19의 세로좌표를 따라 설명된 입력코드의 10진 값과 동일하다. 표 19에서 나머지 설명부분에서 뿐만 아니라 다음의 약어들이 다음의 의미를 갖는데, 즉 RLCF는 역방향루프전류 공급을 나타내고, CFA는 캐리어고장알람을 나타내며, CGA는 캐리어그룹알람, DS0는 디지털신호레벨0, LCF는 루프전류공급, LCFO는 루프전류 공급개방상태를 각각 나타낸다.

표 19

0,	/^0000:-링발생^/
2,	/^0001:비정의^/
2,	/^0010:DS0 AIS^/
2,	/^0011:비정의^/
4,	/^0100:RLCF^/
5,	/^0101:LCF^/
2,	/^0110:비정의^/
7,	/^0111:DS0 황색^/
2,	/^1000:예비^/
2,	/^1001:예비^/
2,	/^1010:비정의^/
2,	/^1011:비정의^/
2,	/^1100:비정의^/
2,	/^1101:예비^/
2,	/^1110:비정의^/
15	/^1111:LCF0A^/

상기 전처리상태머신(2001)은 각 라인상태 정보내에서 상기 매핑된 신호의 히스토리 버퍼를 유지한다. 이것은 3㎳신호간격 당 일회 시프트되는 5단 시프트레지스터로서 유지된다. 상기 상태머신(2001)은 이 버퍼의 각 단에 개별적으로 엑세스한다. 이러한 신호들이 DSM1(하향신호-1), DSM2, DSM3, DSM4 및 DSM5로 언급된다. 상기 신호 히스토리는 아래에 설명되는 신호고정, 비고정 및 4주기유효 및 2주기 유효 확인을 위한 저장요건을 구현한다.

상기 매핑된 신호는 단일값 부울린함수를 각각 나타내는 2개의 프로그램가능테이블을 통해 2번째로 매핑된다. 이러한 함수(SigThawable[SigIn](아래의 표 20) 및 (황색을 갖는 SigThawable[SigIn](아래의 표 21))는 신호의 비고정을 제어하기위해 전처리상태머신(2001)에 입력된다. 표 20 및 21에서는 정상 POTS동작을 위한 신호가 예시되어 있는데, 여기서 1은 참값을 나타낸다.

표 20

1,	/^0000:-링발생^/
0,	/^0001:비정의^/
0,	/^0010:DS0 AIS^/
0,	/^0011:비정의^/
1,	/^0100:RLCF^/
1,	/^0101:LCF^/
0,	/^0110:비정의^/
0,	/^0111:DS0 황색^/
0,	/^1000:예비^/
0,	/^1001:예비^/
0,	/^1010:비정의^/
0,	/^1011:비정의^/
0,	/^1100:비정의^/
0,	/^1101:예비^/
0,	/^1110:비정의^/
1	/^1111:LCF0^/

표 21

1,	/^0000:-링발생^/
0,	/^0001:비정의^/
0,	/^0010:DS0 AIS^/
0,	/^0011:비정의^/
1,	/^0100:RLCF^/
1,	/^0101:LCF^/
0,	/^0110:비정의^/
1,	/^0111:DS0 황색^/
0,	/^1000:예비^/
0,	/^1001:예비^/
0,	/^1010:비정의^/
0,	/^1011:비정의^/
0,	/^1100:비정의^/
0,	/^1101:예비^/
0,	/^1110:비정의^/
1	/1111:LCF0^/

상기 신호전처리상태머신(2001)은 각 라인상태정보에서 PPState로 표시된 상태레지스터를 유지한다. 본 실시예에서 상기 레지스터는 7개의 상태를 갖는다. 또한, 상기 신호전처리상태머신(2001)는 각 라인상태정보에서 상태머신출력기능에 의해 설정될 수 있는 타이머(PPTimer)를 유지하며, 상기 타이머는 3㎳마다 1회 감소하고(제로까지 감소한후 정지함), 상태머신제어기능에 의해 제로/비제로 값에 대해 테스트될 수 있다. 단일신호(InFacRed)가 모든라인에 인가되어 입력전송설비의 비사용상태(설비적색알람)을 나타낸다.

천이에 영향을 주며 주어진 라인에 대해 상기 신호전처리상태머신(2001)에 제공되는 완전한 입력세트는 PPState, PPTimer, DSIG, DSM1, DSM2, DSM3, DSM4, DSM5이고, 2개의 프로그램가능 부울린함수 테이블을 통해 SigThawable[SigIn] 및 황색을 갖는 SigThawable[SigIn]이 형성되며, 신호 InFacRed가 모든라인에 공통으로 인가된다. 참조부호 (2001)는 상술된 바와 같이 구현될 수 있는 상태머신을 표시한다.

도 20을 참조하면, 소정 라인에 대한 상기 신호전처리 상태머신(2001)의 제 1출력은 처리된 신호인데 이 신호는 CurDsig(현재하향신호)로 표시된다. 이 신호는 주어진 서비스형태에 대해 TR-NWT-000303으로 명시된 ABCD신호코드 및 트렁크조절의 표시를 위한 추가상태로 구성된다. 트렁크조절은 다른 신호코드상태와 상호 배타적 관계에 있다. 소정 라인에 대한 상태머신(2001)의 제 2출력은 일련의 알람비트들인데, 즉 Freeze(고정신호), TC(트렁크조절), TCNY(트렁크조절중 황색억제), CFA(캐리어고장알람), CGAAIS(캐리어그룹알람: AIS원인), CGAYEL(캐리어그룹알람: 황색원인) 및 CGARED(캐리어그룹알람: 입력설비고장원인)이다.

상태머신 제어동작이 도 12A에 도시되어 있다. 여기서, 노드들은 상태명칭으로 표시되며, 원들은 천이상태로 표시된다. 다음의 표 22는 도 12A에서의 천이상태의 의미를 설명한다.

표 22

천이 상태

T2sec	상태 엔트리에서 2초로 설정된 타이머 완료
T3.25sec	상태 엔트리에서 3.25초로 설정된 타이머 완료
T15sec	상태 엔트리에서 15초로 설정된 타이머 완료
FacRed	InFacRed 신호 참
~FacRed	InFacRed 신호 거짓
Sig2Ais	DSIG 및 DSM1 둘다 DSO AIS와 동일
Sig2Yel	DSIG 및 DSM1 둘다 DSO 황색과 동일
Sig4val=	(Sig Thawable[DSIG]참) 및(DSIG=DSM1-DSM2=DSM3)
Sig4valY	(Sig Thawable With Yellow[DSIG]참) 및(DSIG=DSM1=DSM2=DSM3)

평가시 상기 천이상태중 2개 이상이 참일 경우 다음의 표 23에서 최하위 번호로 표시된 참상태에 대한 천이가 1회 발생한다.

표 23

1.FacRed/~FacRed

2.Sig4valY

3.Sig4val=

4.Sig2Ais

5.Sig2Yel

6.타이머만료

전처리상태머신(2001)의 상태가 다음의 표 24에서 기재된 바와 같이 할당된다.

표 24

상태 정의

C0 OK	-정상신호 상태
C1 고정A	-Ais 상태로인해 신호 고정
C2 고정R	-설비 적색 상태로 인해 신호 고정
C3 황색	-CGA-YEL(로우)상태
C4 AIS	-CGA-AIS상태
C5 적색	-CGA-RED상태
C6 적색Clr	-CGA-RRD 클리어중 15초 연장

상태머신(2001)의 알람출력은 다음의 표 25에서 상태함수로 정의된다. 여기서, "1"은 알람의 어서트상태를 의미한다.

표 25

알람 출력

상태	고정	TC	TCNY	CFA	CGAAIS	CGA YEL	CGARED
C0 OK	0	0	0	0	0	0	0
C1 고정A	1	0	0	0	0	0	0
C2 고정R	1	0	0	0	0	0	0
C3 황색	1	1	1	1	0	1	0
C4 AIS	1	1	0	1	1	0	0
C5 적색	1	1	0	1	0	0	1
C6 적색Clr	1	1	0	1	0	0	1

표 25의 모두 제로상태는 소정라인에 대해 알람이 발생되지 않는 것을 나타내고, 전처리상태머신(2001)으로부터 주상태머신으로 신호가 전달된다. 신호전처리상태머신(2001)은 주상태머신으로 전송된 신호의 제어를 받는다. 신호히스토리 시프트레지스터의 최종수신엔트리, 즉 DSM5는 프로그램가능함수테이블 SigFreezeTo[](아래의 표 26)를 통해 매핑되어 라인당 상태정보내에서 유지되는 신호코드 FSIG(고정신호)를 발생한다. 표 26의 SigFreezeTo[]맵은 신호고정주기중에 사용될 고정신호값을 결정한다. 이함수의 원리를 나타내는 특정예는 루프전류공급(코드 5)으로 링발생신호(코드 0)를 매핑하여 신호고정중에 전화의 링발생이 수행되지 않도록 하는 것이다. 다음의 표 26은 정상 POTS서비스에 대해 설명한다. 출력코드용어는 다음 표 26의 세로좌표를 따라 설명된 입력코드의 10진 값과 동일하다.

표 26

5,	/^0000:-링발생^/
5,	/^0001:비정의^/
5,	/^0010:DS0 AIS^/
5,	/^0011:비정의^/
4,	/^0100:RLCF^/
5,	/^0101:LCF^/
5,	/^0110:비정의^/
5,	/^0111:DS0 황색^/
5,	/^1000:예비^/
5,	/^1001:예비^/
5,	/^1010:비정의^/
5,	/^1011:비정의^/
5,	/^1100:비정의^/
5,	/^1101:예비^/
5,	/^1110:비정의^/
5	/^1111:LCF0^/

다음의 표 27에는 신호전처리상태머신(2001)처리된 신호출력이 다음의 상태함수에 의해 정의된다. DSIG는 1이상으로 정의된 DSIG이며, FSIG는 상기 표 25에서 설명된 매핑된 고정신호를 나타내고, TC는 특정 트렁크신호코드를 나타낸다.

표 27

State	신호
C0 OK	DSIG
C1 고정A	PSIG
C2 고정R	FSIG
C3 황색	TC
C4 AIS	TC
C5 적색	TC
C6 적색Clr	TC

F. 가변상태머신

UVG 카드의 상태머신은 신호 및 라인상태(예를 들어 오프훅 또는 온훅)에 따라 전화라인의 제어를 허용하며, 마이크로프로세서가 여러 입력상태 및 타이밍을 테스트하고, 적절한 출력상태를 결정하는 소프트웨어기초 상태머신의 형태로 구현될 수 있다. 상태머신을 형성하는 코드를 변경하는 것에 의해 변형될 수 있다는 점에서 상기 소프트웨어기초 상태머신은 장점을 갖는다. 한편, 상기 소프트웨어기초 상태머신은 UVG 카드상에 마이크로프로세서 및 RAM의 구성을 요구하는 단점을 갖는다. 비용과 함께 마이크로프로세서에 의해 요구되는 공간 및 전력은 마이크로프로세서기초 UVG가 최적화될 수 없게 한다.

상태머신을 구현하기 위한 또 다른 메카니즘은 상태머신을 형성하는 구성을 위해 논리게이트들이 하드와이어되는 하드웨어상태머신이다. 그러한 상태머신의 장점은 마이크로프로세서를 필요로 하지 않는다는 점이다. 그러나, 그러한 상태머신의 기본적인 단점은 일단 제조되면 변형될 수 없다는 것이다. 상이한 전화스위치의 신호포맷에서 작지만 현저한 차이가 있기 때문에 적절한 전화라인동작을 보장하기 위한 변형이 필요할 수 있다.

상기 소프트웨어는 하드웨어상태머신의 단점을 해결하는 실시예가 가변상태머신인데, 이 머신에서는 다수의 변수들이 바람직한 실시예에서 TIUA(880)내에 존재하는 UVG 카드상의 레지스터내에 프로그램될 수 있다. 이러한 레지스터는 하나 이상의 간단한 논리동작과 조합하여 상태머신을 형성하는 정보를 포함한다. 변수들을 변경함으로써 상태머신의 파라미터들이 변화될 수 있다. BNUCC(800)에 의해 이들 레지스터의 프로그래밍이 수행될 수 있다.

이러한 방법은 상태에 대한 특정정보 및 모든 브랜치정보를 포함하는 상태구조 리스트를 설정하는 단계로 이루어진다. 다음의 명령문에서는 A 및 B가 설정될 입력과 설정될 필요가 없는 입력을 각 브랜치에서 지정하는 2개의 비트집합을 나타낸다.

논리적으로 A 및 B는 다음과 같이 비교동작을 수행한다:

X = 입력비트

((X&A)〓A) & ((∼X&B)〓B)이면, ADDR로의 브랜치

이 방법에서 사용된 데이터구조가 C 프로그래밍언어와 유사한 의사코드를 이용하여 아래의 표 28에서 정의되며, 따라서, 기술상 숙련된 자가 명백히 알수 있다. 표 28에 예시된 바와 같이 정보는 타임아웃 상태를 결정하는 시간 주기를 나타내는 타이머타입을 포함한다. 출력변수는 라인상태, 예를 들어 링발생상태를 제어한다. 브랜치수는 현재상태로 천이될 수 있는 가능한 상태의 수를 나타낸다. 브랜치정보는 다음 상태로의 브랜치가 수행되는지의 여부를 결정하고 따라서 그 다음상태에 대한 어드레스를 결정하기 위해 비교될 특정 입력변수 및 타이밍 파라미터를 포함한다.

표 28

State{타이머 타입; //이것은 출력타입출력;브랜치(oBranches)수브랜치브랜치;//임의 브랜치};

표 29는 데이터구조의 템템플릿을 보여준다.

표 29

브랜치{A;B;ADDR;};

표 29의 템플릿은 C 언어와 유사한 프로그래밍언어를 이용하여 정의된다. 표 29에서 A 및 B는 X입력비트에 따라 새로운 어드레스로의 브랜치가 적절한지의 여부를 결정하기 위해 전술한 비교동작에서 사용된다. 브랜치리스트에서 일치된 것이 없다면 상태는 동일하게 유지된다.

첫 번째 상태인지의 여부를 플래그가 나타내고, 첫 번째 상태라면 타이머를 특정값으로 설정한다. 따라서, 특정상태에 있는 브랜치지점에서 타이머값이 설정된다.

메모리는 상태구성리스트를 저장한다. 메모리내의 어드레스는 상태번호로 제공되며, 어드레스 및 타이머 값들은 6개의 라인간의 스위칭시 세이브될 수 있다. 실제 상태머신의 하나의 카피만이 이 방법에서 요구된다.

이 방법은 고속으로 수행된다. 이 방법이 직렬처리 방식이기 때문에 브랜치수만이 제한요소이다. 라인당 클럭수가 1800이므로 상기 방법은 시간에 대한 어떠한 형태의 문제점도 없이 수행될 수 있으며, 따라서 적절한 양의 메모리를 사용한다.

상태머신이 이 방법에서 구성되기 위해 비트수를 취하는 벙법을 발견하기 위해 다음의 공식이 사용되는데, 여기서 S=상태수, B=브랜치수, N=비트수이다.

N = (28*S)＋(30*B) 식 1

가정:

10비트 입력

20비트 출력

13비트 타이머- 1㎳단위로 8초까지 제공

최대로 필요한 8개의 프로그램 가능값

10비트 어드레스

3㎳마다 수행될 상태머신결정: 이것은 라인당 1800클럭들을 제공한다.

최대 8개의 타이머타입

최대 32개의 브랜치

8개의 상태를 갖는 LS상태머신은 644비트를 취한다.

전상태도는 940비트를 취한다.

이 방법에서 메모리를 세이브할 하나의 가능한 방법은 각 브랜치에 대한 어드레스대신 상태번호만을 사용하는 것이다. 소정의 상태번호가 설정될 때까지 각 상태에 대해 메모리를 검색하는 추가의 논리부가 필요하다. 이 방법은 상태수만이 제한요소이며, 그 외의 제한요소는 갖고 있지 않다. 상태수가 32로 제한되면 브랜치당 5비트를 세이브할 수 있다.

따라서, 이 방법은 전상태머신에서 105비트를 세이브할 수 있다. 본 시스템에서 하나의 브랜치와 관련하여 상기 방법이 사용될 수 있는 방법을 예시하기 위해 도 21은 상기 표 13에서 예시된 온훅상태에 대한 완전데이터구조를 보여준다. 또한, 도 11을 참조하면, 온훅상태(B8)로부터의 3개의 가능한 브랜치, 즉 링상태(RNG), 오프훅상태 및 대기상태에 대한 브랜치가 사용될 수 있다는 것을 알 수 있다. 예시적인 목적으로, 브랜치번호 1이 링발생상태이며, A가 0000000000이고, B가 1111000000으로 선택된다고 가정하자. A 및 B의 값들을 가지고 링발생상태로의 브랜치가 실행된다. BRANCH#1값과 비교된 입력이 브랜치를 발생시키지 않는다면 브랜치결정을 위한 추가적 입력비교가 수행된다. 이러한 브랜치들이 모두 참값이 아니면 상태는 그대로 유지된다.

Ⅲ. 범용음성대역카드회로 및 루프테스트

도 13에 도시된 종래의 기술에서, 링발생버스(897), 테스트버스(912) 및 테스트출력버스(914)를 가입자회로에 접속하기 위해 3개의 릴레이가 사용된다. 라인공급저항들(920)중 하나 또는 모두가 과도전류로 인해 개방회로를 형성하는 경우 가입자라인 인터페이스회로(906)로부터의 신호보전성을 검사하는 채널테스트가 고장을 일으킨다.

도 14에 도시된 바와 같이 본 발명의 실시예에서는 라인공급저항들(920A-1,920A-2)을 구비한 회로에서 특정 위치에 구성되는 고체상태릴레이(910A)를 사용하면 트위스트드롭페어가 테스트될 때 잘못된 테스트결과가 나타날 수 있다. 그 이유는 하나의 라인공급저항(920A-1 또는 920A-2) 또는 모든 라인공급저항이 개방회로이기 때문에, 실제로 회로가 결함을 갖고 있을지라도 테스트결과가 드롭페어내의 높은 임피던스라인의 존재를 나타내기 때문이다. 이 경우 채널테스트 결과는 UVG 카드가 개방회로라인공급저항(920A-1 또는 920A-2)으로 인해 실제로 기능을 하지 않음에도 불구하고 가입자라인인터페이스회로(906A) 및 UVG 카드(140)상의 다른회로가 적절히 기능을 하고 있다고 나타낼 수 있다.

본 실시예는 이러한 문제점을 해결하기 위해 트위스트페어드롭케이블(260)의 팁선(266A)과 링선(268A)사이의 션트위치에 배치되는 드롭테스트저항(925)을 사용한다. 개방회로라인공급저항(920A-1, 920A-2)의 경우 트위스트페어드롭 테스트 결과는 드롭테스트저항(925)으로 인해 매우 높은 임피던스에 대해 다소의 최소저항을 나타낸다. 개방회로는 라인공급저항중 하나 또는 모두가 개방상태에 있다는 것을 나타낸다. 적절한 드롭테스트저항은 400㏀이다.

Claims

음성 전자통신 서비스를 제공하기 위한 음성 대역카드를 구비한 광대역 네트워크를 포함하는 섬유/커브 전자통신 시스템에 있어서,

프레임 동기 신호를 수신하는 단계 a)와;

프레임 오버헤드 채널, 13개의 음성채널 및 제어채널을 포함하는 프레임 단위의 하향 시분할 다중화신호를 수신하는 단계 b)와;

프레임 오버헤드 채널, 13개의 음성채널 및 제어채널을 포함하는 프레임 단위의 상향 시분할 다중화 신호를 전송하는 단계 c)를 포함하는 것을 특징으로 하는 음성 대역카드 통신 방법.
제 1 항에 있어서,

4,096MHz 주파수를 갖는 클럭 신호를 수신하는 단계 d)를 추가로 포함하는 것을 특징으로 하는 음성 대역카드 통신 방법.
제 1항에 있어서,

상기 프레임 동기 신호는 2비트 2진 시퀀스로 구성되는 하향 슈퍼 프레임 동기 코드를 포함하는 것을 특징으로 하는 음성 대역카드 통신 방법.
제 1 항에 있어서,

상기 프레임 동기 신호는 11101010의 2진 시퀀스인 하향 프레임 동기 코드와, 11001100의 2진 시퀀스인 하향 슈퍼 프레임 동기 코드를 포함하는 것을 특징으로 하는 음성 대역카드 통신 방법.
제 1 항에 있어서,

상기 프레임 단위의 하향 시분할 다중화 신호의 오버헤드 채널은 상기 프레임 단위의 하향 시분할 다중화 신호의 제 1채널인 것을 특징으로 하는 음성 대역카드 통신 방법.
제 1 항에 있어서,

상기 제어 채널은 상기 프레임 단위의 하향 시분활 다중화 신호의 최종채널인 것을 특징으로 하는 음성 대역카드 통신 방법.
제 1 항에 있어서,

상기 단계 c)에서, 상향 시분할 다중화 신호가 수신된 하향 시분할 다중화 신호와 오프셋 관계로 전송되는 것을 특징으로 하는 음성 대역카드 통신 방법.
제 1 항에 있어서,

상기 프레임 단위의 상향 시분할 다중화 신호의 제어채널은 상기 프레임 단위의 상향 시분할 다중화 신호의 최종 채널인 것을 특징으로 하는 음성 대역 카드 통신 방법.
제 1 항에 있어서,

상기 하향 시분할 다중화 신호는 13개의 음성 채널을 포함하는 것을 특징으로 하는 음성 대역 카드 통신 방법.
제 1 항에 있어서,

상기 프레임 단위의 상향 시분할 다중화 신호의 오버헤드 채널은 상기 프레임 단위의 상향 시분할 다중화 신호의 제 1 채널인 것을 특징으로 하는 음성 대역 카드 통신 방법.
음성 전자 통신 서비스를 제공하기 위한 음성 대역카드를 구비한 광대역 네트워크를 포함하는 섬유/커브 전자 통신 시스템에 있어서,

프레임 동기 신호를 수신하기 위한 수단 a)과;

프레임 오버헤드 채널, 13개의 음성 채널 및 제어채널을 포함하는 프레임 단위의 하향 시분할 다중화 신호를 수신하기 위한 수단 b)과;

프레임 오버헤드 채널, 13개의 음성 채널 및 제어채널을 포함하는 프레임 단위의 상향 시분할 다중화 신호를 전송하기 위한 수단 c)으로 구성되는 것을 특징으로 하는 음성 대역카드 .
제 11 항에 있어서,

4.906 MHz 주파수를 갖는 클럭 신호를 수신하기 위한 수단 d)으로 추가로 구성되는 것을 특징으로 하는 음성 대역 카드.
제 11 항에 있어서,

상기 카드는 상기 광대역 네트워크 장치에 삽입가능하며, 32개의 핀 위치로 이루어진 제 1 행, 32개의 핀위치로 이루어진 제 2 행 및 32개의 핀 위치로 이루어진 제 3 행으로 구성된 코넥터로 추가로 구성되며,

상기 프레임 동기 신호가 상기 코넥터의 제 2 행의 제 5 위치 핀에서 수신되고 a);

상기 프레임 단위의 하향 시분할 다중화 신호가 상기 코넥터의 상기 제 3 행의 제 4 위치 핀에서 수신되며 b);

상기 프레임 단위의 상향 시분할 다중화 신호가 상기 코넥터의 상기 제 3 행의 제 5 위치 핀에서 전송되는 c) 것을 특징으로 하는 음성 대역 카드.
제 12 항에 있어서,

상기 카드는 상기 광대역 네트워크 장치에 삽입가능하며, 32개의 핀 위치로 이루어진 제 1 행, 32개의 핀위치로 이루어진 제 2 행 및 32개의 핀 위치로 이루어진 제 3 행으로 구성된 코넥터로 추가로 구성되며,

상기 프레임 동기 신호가 상기 코넥터의 제 2 행의 제 5 위치 핀에서 수신되고 a);

상기 클럭 신호가 상기 코넥터의 상기 제 1 행의 제 4 위치 핀에서 수신되며 b);

상기 프레임 동기 신호가 상기 코넥터의 제 2 행의 제 5 위치 핀에서 수신되고 c);

상기 프레임 단위의 하향 시분할 다중화 신호가 상기 코넥터의 상기 제 3 행의 제 4 위치 핀상에서 수신되며 d);

상기 프레임 단위의 상향 시분할 다중화 신호가 상기 코넥터의 상기 제 3 행의 제 5 위치 핀에서 전송되는 e)것을 특징으로 하는 음성 대역 카드.
삽입 가능 음성 대역 카드와 연합하여 전자 통신 서비스를 제공하는 광대역 네트워크 장치를 구비하며, 상기 삽입가능 음성대역 카트와 상기 광대역 네트워크 장치간의 통신회로가 프레임 동기 신호, 프레임 단위의 하향 시분할 다중화 신호 및 프레임 단위의 상향 시분할 다중화 신호를 포함하는 섬유/커브 전자 통신 시스템에 있어서,

상기 하향 시분할 다중화 신호를 아날로그 신호로 변환하고 그 변환된 아날로그 신호를 상기 상향 시분할 다중화 신호로 변환하기 위한 회로와;

32개의 핀 위치로 이루어진 제 1 행, 32개의 핀 위치로 이루어진 제 2 행 및 32개의 핀 위치로 이루어진 제 3 행으로 구성된 코넥터로 구성되며, 상기 프레임 동기 신호가 상기 코넥터의 제 2 행의 제 5 위치 핀에서 수신되고, 상기 프레임 단위의 하향 신분할 다중화 신호가 상기 코넥터의 상기 제 3 행의 제 4 위치 핀에서 수신되며, 상기 프레임 단위의 상향 시분할 다중화 신호가 상기 코넥터의 상기 제 3 행의 제 5 위치 핀으로 제공되는 것을 특징으로 하는 삽입가능 음성 대역 카드.
제 15 항에 있어서,

상기 회로는 상기 아날로그 신호를 프레임 오버헤드 채널, 복수개의 음성 채널 및 제어채널을 포함하는 상기 상향 시분할 다중화 신호로 변환하는 것을 특징으로하는 삽입가능 음성 대역 카드.
제 16 항에 있어서,

상기 프레임 단위의 상향 시분할 다중화 신호의 오버헤드 채널은 상기 프레임에서 제 1 채널인 것을 특징으로하는 삽입가능 음성 대역 카드.
제 16 항에 있어서,

상기 제어채널은 상기 상향 시분할 다중화 신호의 프레임에서 최종채널인 것을 특징으로 하는 삽입가능 음성 대역 카드.
제 15 항에 있어서,

상기 회로는 상기 제 2 행의 상기 제 5 위치 핀에서 수신되는 프레임 동기 신호와 동기 할 때를 제외하고는 상기 상향 시분할 다중화 신호를 상기 코넥터의 상기 제 3 행의 상기 제 5 위치 핀으로 동시에 제공하기 위한 수단으로 구성되는 것을 특징으로 하는 삽입가능 음성 대역 카드.
제 16 항에 있어서,

상기 상향 시분할 다중화 신호는 13개의 음성 채널을 포함하는 것을 특징으로하는 삽입가능 음성 대역 카드.
음성 전자통신 서비스를 제공하는 음성 대역카드를 구비한 전자 통신 시스템에 있어서,

최소 하나의 테스트 버스를 한 쌍의 라인 저항에 접속하는 최소 하나의 테스트 릴레이 a)로 구성되는데, 상기 라인 저항은 병렬회로로 구성되며 상기 릴레이를 팁선 및 링선으로 구성된 트위스트 드롭 페어에 접속하며;

상기 팁선과 링선사이에서 션트방식으로 위치하며, 상기 트위스트 드롭 페어의 테스트시 상기 라인 저항 중 하나 이상에서의 결함으로 인한 개방 회로가 존재하는 것이 판단될 수 있도록 하는 저항값을 갖는 드롭 테스트 저항 b)으로 구성되는 것을 특징으로 하는 루프 테스트회로.
음성 전자 통신 서비스를 제공하고 링 발생 회로를 포함하는 음성 대역 카드를 구비하는 섬유/커브 전자통신 시스템에 있어서,

제 1 듀티 사이클을 갖는 제 1 펄스열 신호를 발생하는 단계 a)와;

상기 제 1 펄스열 신호를 상기 링 발생 회로로 인가하는 단계 b)와;

상기 링 발생회로의 제 1 DC 전압 출력을 측정하는 단계 c)와;

제 2 듀티 사이클을 갖는 제 2 펄스열 신호를 발생하는 단계 b)와;

상기 제 2 펄스열 신호를 상기 링 발생 회로로 인가하는 단계 e)와;

상기 링 발생회로의 제 2 DC 전압 출력을 측정하는 단계 f)와;

상기 제 1 DC 전압과 상기 제 2 DC 전압이 허용가능 동작 범위내에 있는 지의 여부를 판단하는 단계 g)를 포함하는 것을 특징으로 하는 링 발생 회로 테스트 방법.
제 22 항에 있어서,

상기 제 1 펄스열 신호와 상기 제 2 펄스열 신호는 디지털 신호인 것을 특징으로 하는 링 발생 회로 테스트 방법.
제 23 항에 있어서,

상기 제 1 펄스열 신호와 상기 제 2 펄스열 신호는 각각 일정 튜티 사이클을 갖는 것을 특징으로 하는 링 발생 회로 테스트 방법.
음성 전자 통신 서비스를 제공하는 음성 대역 라인 카드를 구비하는 전자통신 시스템에 있어서,

제 1 튜티 사이클을 갖는 제 1 펄스열 신호와 상기 제 1 튜티사이클과 상이한 제 2 튜티 사이클을 갖는 제 2 펄스열 신호를 발생하기 위한 수단과;

상기 펄스열 발생 회로의 출력을 링 발생기로 인가하기 위한 수단과;

상기 제 1 및 제 2 펄스열 신호의 인가에 따라 상기 링 발생기의 출력 전압을 측정하기 위한 수단으로 구성되는 것을 특징으로 하는 링 발생기 테스트 회로.
음성 전자 통신 서비스를 제공하고 링 발생회로를 포함하는 음성 대역 카드를 구비하는 섬유/커브 전자통신 시스템에 있어서,

제 1 디지털 펄스열 신호를 상기 링 발생회로로 인가하는 단계 a)와;

상기 링 발생회로의 제 1 링발생 주파수를 측정하는 단계 b)와;

제 2 디지털 펄스열 신호를 상기 링발생 회로로 인가하는 단계 c)와;

상기 링 발생회로의 제 2 링 발생 주파수를 측정하는 단계 d)와;

상기 제 1 링 발생 주파수와 상기 제 2 링 발생 주파수가 허용가능 동작 범위내에 있는 지의 여부를 판단하는 단계 e)를 포함하는 것을 특징으로 하는 링 발생회로 테스트 방법.
음성 전자 통신 서비스를 제공하는 음성 대역 카드를 구비하는 전자통신 시스템에 있어서,

서로 상이한 제 1 및 제 2 디지털 펄스열 신호를 발생하기 위한 펄스열 발생 회로와:

상기 펄스열 발생 회로의 출력을 링 발생기로 인가하기 위한 수단과;

상기 제 1 및 제 2 펄스열 신호의 인가에 따라 상기 링 발생기의 출력 주파수를 측정하기 위한 수단으로 구성되는 것을 특징으로 하는 링 발생기 테스트 회로.
음성 전자 통신 서비스를 제공하는 음성 대역 카드를 구비하는 섬유/커브 전자 통신 시스템에 있어서,

전화라인 상태를 포함하는 출력 상태 정보를 저장하는 단계 a)와;

브랜치수를 나타내는 변수를 저장하는 단계 b)와;

브랜치 조건을 나타내는 신호 데이터, 라인 상태 및 타이머 정보를 포함하는 브랜치 조건 정보를 저장하는 단계 c)와;

브랜치 어드레스 정보를 저장하는 단계 d)와;

상기 브랜치 조건이 만족되는지의 여부를 판단하기 위해 상기 브랜치 조건 정보를 비교하는 단계 e)와;

상기 브랜치 조건이 만족될 때 다음의 출력 상태 정보의 브랜치 어드레스 정보를 검색하는 단계 f)를 포함하는 것을 특징으로 하는 전화라인 상태 제어 방법.
제 28 항에 있어서,

상기 브랜치 조건 중 하나가 만족될 때까지 상기 단계 e)를 반복하는 단계 g)를 추가로 포함하는 것을 특징으로 하는 전화라인 상태 제어 방법.
음성 전자 통신 서비스를 제공하는 음성 대역 카드를 구비하는 섬유/커브 전자통신 시스템에 있어서,

제 1 시드 값을 상기 카드에 제공하는 단계 a)와;

상기 제 1 시드값과 상기 카드에 마련된 제 2 시드값을 이용하여 데이터 비트열을 발생하는 단계 b)와;

상기 단계 b)로 부터의 데이터 비트열을 소형 비트 패턴과 비교하는 단계 c)를 포함하는 것을 특징으로 하는 음성 대역 카드 자체 테스트 방법.
제 30 항에 있어서,

상기 단계 b)에서, 데이터열이 선형 피드백 시프트 레지스터를 이용하여 발생되는 것을 특징으로하는 음성 대역 카드 자체 테스트 방법.
제 30 항에 있어서,

상기 시스템은 광대역 디지털 단말기를 포함하며,

상기 광대역 디지털 단말기의 메모리에 상기 소형 비트 패턴을 저장하는 단계 a)와;

상기 단계 c)가 상기 광대역 디지털 단말기에서 수행되는 단계 b)를 포함하는 것을 특징으로 하는 음성 대역 카드 자체 테스트 방법.
섬유/커브 전자 통신 시스템에 있어서, 제어 채널에서 수신된 4 바이트 메시지로 제어되는 것을 특징으로 하는 제어가능 음성 대역 카드.
제 33 항에 있어서,

상기 4 바이트 메시지는 명령 바이트, 상위 어드레스 바이트, 하위 어드레스 바이트 및 데이터 바이트로 구성되는 것을 특징으로 하는 제어가능 음성 대역 카드.
제 34 항에 있어서,

16진 69의 명령 바이트 값에 의해 리셋되는 것을 특징으로 하는 제어가능 음성 대역 카드.
제 34항에 있어서,

2 바이트 오프셋 값과 16진 03의 명령 바이트 값의 조합에 의해 상향 비트 타이밍 오프셋이 프로그램되는 것을 특징으로 하는 제어가능 음성 대역 카드.
제어 가능 음성 대역 카드를 구비하는 섬유/커브 전자통신 시스템에 있어서,

하향 명령 코드를 갖는 제 1 메시지를 수신하는 단계 a)와;

상기 하향 명령코드와 80의 16진 값의 합과 같은 상향 응답 코드를 갖는 응답 메시지를 전송하는 단계 b)를 포함하는 것을 특징으로 하는 제어 가능 음성 대역카드 통신 방법.
제어가능 음성 대역카드를 구비하는 섬유/커브 전자통신 시스템에 있어서,

제어 메시지를 복수개의 부분으로 분리하는 단계 a)와;

상기 메시지 부분을 프레임 단위의 시분할 다중화 신호의 복수개 프레임에 배치하는 단계 b)와;

상기 프레임 단위의 시분할 다중화 신호의 상기 복수개 프레임을 상기 카드로 전송하는 단계 c)와;

상기 복수개의 프레임을 수신하고 상기 제어메시지 부분들을 조합하여 상기 음성 대역 카드 제어를 위한 제어 메시지를 생성하는 단계 d)를 포함하는 것을 특징으로 하는 제어가능 음성 대역 카드에 제어 메시지 통신 방법.
제 38 항에 있어서,

상기 제어 메시지는 명령 바이트, 상위 어드레스 바이트, 하위 어드레스 바이트 및 데이터 바이트로 구성되는 것을 특징으로 하는 제어가능 음성 대역 카드에 제어 메시지 통신 방법.
제 1 항에 있어서,

상기 제어 채널을 통해 4 바이트 메시지를 수신하는 단계 d)를 추가로 포함하는 것을 특징으로 하는 음성 대역카드 통신방법.
제 13 항에 있어서,

상기 제어 채널의 4 바이트 메시지가 상기 코넥터의 상기 제 3 행의 제 4 위치 핀에서 수신되며;

상기 제어 채널의 4 바이트 메시지가 상기 코넥터의 상기 제 3 행의 제 5 위치 핀에서 전송되는 것을 특징으로 하는 삽입가능 음성 대역 카드.
제 13 항에 있어서,

상기 코넥터의 상기 제 3 행의 제 4 위치 핀에서 수신되는 16진 69의 명령 바이트 값의 수신에 따라 상기 삽입가능 음성 대역 카드를 리셋하기 위한 수단으로 추가로 구성되는 것을 특징으로 하는 삽입가능 음성 대역 카드.
전화 장비 상태를 각각 정의하는 복수개의 상태 데이터 구조를 포함하는 컴퓨터 리드가능 매체에 있어서, 상기 상태 데이터 구조 각각은,

전화 장비가 입력 X를 수신시 취하는 상태 천이를 정의하고 데이터 요소 A 및 B를 포함하며, 여기서 A는 상태천이가 발생할 때 입력 X 가 1 값을 가져야 하는 비트 위치를 정의하고 B는 상태 천이가 발생할 때 입력 X가 0값을 가져야 하는 비트 위치를 정의하는 하나 이상의 브랜치 데이터 구조와;

다음의 전화 장비상태에 대한 상태 데이터 구조를 정의하는 데이터 요소 (ADDR)를 포함하는 것을 특징으로 하는 컴퓨터 리드 가능 매체.
제 43 항에 있어서,

상기 상태 데이터 구조는 상기 상태에서의 전화 장비의 출력 신호를 정의하는 데이터를 추가로 포함하는 것을 특징으로 하는 컴퓨터 리드 가능 매체.
제 43 항에 있어서,

상기 상태 데이터 구조는 상기 전화 장비가 다음 입력을 리드하기 전에 상기 상태에서 대기하는 시간을 정의하는 데이터를 추가로 포함하는 것을 특징으로 하는 컴퓨터 리드 가능 매체.
음성 전자 통신 서비스를 제공하며 결합된 전화 장비의 동작을 제어하기 위한 상태 머신을 포함하는 음성 대역 카드를 구비한 광대역 네트워크 장치를 포함하는 섬유/커브 전자통신 시스템에 있어서,

복수개의 브랜치를 포함하여, 상기 광대역 네트워크 장치로부터 신호 정보를 수신하고 제어 정보를 제공하기 위한 신호 전처리층과;

복수개의 브랜치를 포함하며, 이들의 제어를 위한 상기 신호 전처리층의 출력을 수신하여 상기 음성 대역 카드에 접속된 전화 장비의 동작을 제어하기 위한 주 제어층으로 구성되는 것을 특징으로 하는 상태 머신.