KR20000070910A - Thin film transistors and electronic devices comprising such - Google Patents
Thin film transistors and electronic devices comprising such Download PDFInfo
- Publication number
- KR20000070910A KR20000070910A KR1019997007175A KR19997007175A KR20000070910A KR 20000070910 A KR20000070910 A KR 20000070910A KR 1019997007175 A KR1019997007175 A KR 1019997007175A KR 19997007175 A KR19997007175 A KR 19997007175A KR 20000070910 A KR20000070910 A KR 20000070910A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electronic device
- silicon
- tft
- electrode
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 239000000463 material Substances 0.000 claims abstract description 42
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 35
- 230000007547 defect Effects 0.000 claims abstract description 15
- 239000011159 matrix material Substances 0.000 claims abstract description 13
- 230000006798 recombination Effects 0.000 claims abstract description 9
- 239000000969 carrier Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- 239000004020 conductor Substances 0.000 claims description 19
- 239000004973 liquid crystal related substance Substances 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000005215 recombination Methods 0.000 abstract description 3
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 229910045601 alloy Inorganic materials 0.000 abstract 1
- 239000000956 alloy Substances 0.000 abstract 1
- 150000003376 silicon Chemical class 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 239000011521 glass Substances 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000002470 thermal conductor Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- 239000004411 aluminium Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 150000004756 silanes Chemical class 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
소스 전극 및 드레인 전극(14, 16) 사이에 채널 영역(23)을 이루는 진성 비결정 실리콘 반도체 층(22)을 구비하는 능동 매트릭스형 디스플레이 패널과 같은 전자 장치에서의 박막 트랜지스터(10)는 상기 채널 영역(23)에서 게이트 전극(25)으로부터 거리가 멀리 떨어지는 쪽으로 있는 상기 반도체 층(22)의 측면에 바로 인접하여 광전자 유도 캐리어(photogenerated carrier)들의 재결합 중심(recombination center)을 제공하는 역할을 수행하도록 높은 결함 밀도(defect density) 및 낮은 도전율(conductivity)의 비결정 반도체 물질 층(20)을 포함한다. 그렇게 하여 진성 반도체 물질의 광도전성(photoconductivity)에 기인한 누설(leakage) 문제가 축소된다. 편리하게, 수소가 첨가된 실리콘이 풍부한 비결정 실리콘 혼합(hydrogenated silicon rich amorphous silicon alloy)(예를 들어, 질화물 등)이 재결합 중심 층(20)으로서 사용될 수 있다.The thin film transistor 10 in an electronic device such as an active matrix display panel having an intrinsic amorphous silicon semiconductor layer 22 forming a channel region 23 between the source electrode and the drain electrodes 14, 16 may be formed in the channel region. At 23 it is high enough to serve to provide recombination centers of photogenerated carriers directly adjacent to the side of the semiconductor layer 22 on the side away from the gate electrode 25. A layer of amorphous semiconductor material 20 of defect density and low conductivity. This reduces the leakage problem due to the photoconductivity of the intrinsic semiconductor material. Conveniently, hydrogenated silicon rich amorphous silicon alloys (eg, nitrides, etc.) may be used as the recombination center layer 20.
Description
현재 대형 전자 장치(large area electronics applications)들을 위하여 유리 및 다른 절연 기판 위에 만들어지는 이하 TFT라고 언급되는 박막 트랜지스터를 포함하는 박막 회로(thin film circuits)의 개발에 상당한 관심을 가지고 있다. TFT는 예를 들어 액정 디스플레이 엘리먼트(element) 및/또는 그러한 엘리먼트 매트릭스(element matrices)를 위한 구동 집적 회로(integrated drive circuit)와 같은 엘리먼트들로 이루어지는 능동 매트릭스형 어드레스 어레이에서의 스위칭 장치를 형성할 수 있다.There is currently considerable interest in the development of thin film circuits including thin film transistors, referred to below as TFTs, made on glass and other insulating substrates for large area electronics applications. The TFT may form a switching device in an active matrix type address array consisting of elements such as, for example, liquid crystal display elements and / or integrated drive circuits for such element matrices. have.
디스플레이 엘리먼트(display element)들에 대한 스위칭 장치로서 게이트 상부형(top gate) 비결정성 실리콘 TFT를 사용하는 능동 매트릭스형 액정 디스플레이 장치에 관한 예가 유럽특허(EP-B-0217406)에 설명되어 있다. 그러한 장치에서, 서로 교차하는 행 주소와 열 주소 전도체(row and column address conductor)로 이루어지는 교차 세트들은, 디스플레이 엘리먼트의 행 및 열 어레이를 한정하는 상기의 행 및 열 전도체의 각 교차점에 인접하게 있는 디스플레이 엘리먼트 전극과 함께 유리 기판 위에 제공된다. 각 디스플레이 엘리먼트 전극(display element electrode)은 역시 기판 위에 만들어진 상부 게이트형 TFT를 통해 관련된 행 및 열 전도체들에 연결되어 있다. 기판 표면의 중간 부분(intervening part)에 걸쳐서 소스 전극과 드레인 전극 사이에 뻗쳐 있는 반도체 채널 영역을 형성하는 비결정 실리콘 물질은 광전도성을 구비하여, 예를 들어 TFT를 구축하는 기판을 통하여 디스플레이 장치를 조명하기 위하여 사용되는 백라이트(backlight)로부터 채널 영역에 입사되는 빛은 비결정 실리콘 물질에서의 빛 흡수(light absorption)로 인한 광전류(photocurrent)가 발생된다. 그 결과로서 발생되는 누설전류는 TFT의 "오프" 상태 저항값에 심각하게 영향을 미쳐서 디스플레이 엘리먼트에서의 상당한 전하 누설(charge leakage)를 초래하고 디스플레이 출력의 품질을 떨어뜨린다. 그러한 효과를 감소시키기 위하여, 디스플레이 장치에서의 각 TFT 채널 영역은, 위에서 언급한 특허 명세서에서 설명하고 있는 바와 같이, 유리기판 위에 제공되며 채널 영역 아래에 있게끔 형성된 불투명한 광 차폐물(opaque light shield)에 의하여 보호될 수 있으며, 그 불투명한 광 차폐물은 기판을 통하여 백라이트(backlight)로부터 TFT 쪽을 향하는 빛이 반도체 층의 채널 영역에 도달하는 것을 방지하는 역할을 수행한다. 광 차폐물은 TFT 구조를 형성하기 전에 기판 표면 위에 증착(deposition)된 금속 층을 포토리소그래피(photolithography)방식으로 패턴닝(patterning)함으로써 형성된 이산적 금속 아일랜드(discrete islands of metal)로서 제공된다. 광 차폐물 및 유리 기판의 중간 표면 영역들은 예를 들어 다이옥사이드와 같은 보호용 절연층으로 덮어 씌어지게 되는데, 상기 보호용 절연층은 금속 TFT와 어드레스 라인과 디스플레이 엘리먼트 전극들이 형성되어 있는 표면이 평평하게(planar) 해 주는 실리콘 어, 그 결과 TFT들의 반도체 층은 상기 보호용 절연층 위에서 소스 전극과 드레인 전극 사이를 곧 이어 뻗쳐 있게 됨으로써 아래에 있는 금속 광 차폐물(metal light shield)과 간격을 두고 떨어져 있게 되고 서로 전기를 통하지 못하게 된다. 광 차폐물은 TFT의 반도체 층들이 조명 라이트에 노출되는 것을 적절히 방지하고, 광 차폐물 및 그 광 차폐물 위에 위치하는 절연 물질 층을 제공함에 있어서, 하나의 추가적인 포토마스크 처리와 두 번의 증착 단계가 제조 공정에서 요구된다. 뿐만 아니라, 그러한 금속 광 차폐물은 원하지 않는 기생 용량 효과(parasitic capacitance effect)를 초래시킬 수 있다.An example of an active matrix liquid crystal display device using a top gate amorphous silicon TFT as a switching device for display elements is described in EP-B-0217406. In such a device, the intersection sets, which consist of row and column address conductors that intersect each other, are adjacent to each intersection of said row and column conductors defining a row and column array of display elements. It is provided over a glass substrate with an element electrode. Each display element electrode is connected to the associated row and column conductors through an upper gated TFT also made over the substrate. Amorphous silicon material forming a semiconductor channel region extending between the source electrode and the drain electrode over an intervening part of the substrate surface is provided with photoconductivity to illuminate the display device, for example, through a substrate for forming a TFT. Light incident on the channel region from the backlight used to generate photocurrent due to light absorption in the amorphous silicon material. The resulting leakage current severely affects the "off" state resistance of the TFT, resulting in significant charge leakage in the display element and degrading the quality of the display output. To reduce such effects, each TFT channel region in the display device is provided with an opaque light shield provided over the glass substrate and formed below the channel region, as described in the patent specification mentioned above. And the opaque light shield serves to prevent light from the backlight through the substrate towards the TFT from reaching the channel region of the semiconductor layer. The light shield is provided as discrete islands of metal formed by photolithography patterning a metal layer deposited on the substrate surface prior to forming the TFT structure. The intermediate surface areas of the light shield and the glass substrate are covered with a protective insulating layer such as, for example, a dioxide, wherein the protective insulating layer is planar on the surface where the metal TFT, the address line and the display element electrodes are formed. As a result, the semiconductor layer of the TFTs extends directly between the source and drain electrodes on the protective insulating layer so that they are spaced apart from the underlying metal light shield and conduct electricity to each other. It will not work. The light shield suitably prevents the semiconductor layers of the TFT from being exposed to the illumination light, and in providing a light shield and a layer of insulating material positioned over the light shield, one additional photomask treatment and two deposition steps are required in the manufacturing process. Required. In addition, such metal light shields can lead to undesirable parasitic capacitance effects.
본 발명은 투명 절연 기판 상에 구축되어 있으며, 서로 간격을 두고 떨어져 있는 소스 전극 및 드레인 전극과, 상기 소스 전극과 드레인 전극 사이에 채널 영역을 제공하기 위하여 상기 소스 전극과 드레인 전극 사이에 뻗어 있는 진성 비결정 실리콘 반도체 층(intrinsic amorphous silicon semiconductor layer)과, 및 상기 진성 반도체 층에 인접하여 뻗쳐 있는 게이트 절연 층 및 게이트 전극을 구비하는, 박막 트랜지스터(TFT)를 포함하는 전자 장치에 관한 것이다. 상기 전자 장치는 예를 들어 능동 매트릭스형 액정 디스플레이 패널(active matrix liquid crystal display panel)과 같은 평면 디스플레이 장치이거나, 대형 이미지 센서(large area image sensor)나 터치 센서나 박막 메모리 장치와 같은 다른 종류의 큰 영역 전자 장치일 수 있다.The present invention is constructed on a transparent insulating substrate, and is intrinsically extended between the source and drain electrodes to provide a channel region between the source and drain electrodes spaced apart from each other and the source and drain electrodes. An electronic device comprising a thin film transistor (TFT) having an amorphous amorphous silicon semiconductor layer, and a gate insulating layer and a gate electrode extending adjacent to the intrinsic semiconductor layer. The electronic device is, for example, a flat panel display device such as an active matrix liquid crystal display panel, or a large area image sensor or another type of large sensor such as a touch sensor or a thin film memory device. It may be an area electronic device.
도 1은 본 발명에 따른 전자 장치의 한 부분인 TFT의 횡단면도.1 is a cross sectional view of a TFT which is a part of an electronic device according to the present invention;
도 2는 TFT 및 관련 회로 엘리먼트들을 포함하는 본 발명에 따른, 능동 매트릭스형 디스플레이 장치인, 한 실시예로서의 전자 장치 일부분에 대한 단면도.2 is a cross-sectional view of a portion of an electronic device as an embodiment, which is an active matrix display device, in accordance with the present invention including a TFT and associated circuit elements.
도 3은 디스플레이 장치 일부에 대한 회로 도면.3 is a circuit diagram of a portion of a display device.
도 4는 디스플레이 장치 일부에 대한 횡단면도.4 is a cross-sectional view of a portion of a display device.
도 5는 대치적으로 사용될 수 있는 형태인 상부 게이트형 TFT 구조의 횡단면도.5 is a cross-sectional view of an upper gate type TFT structure in a form that can be used as a substitute.
도 6은 대치적으로 사용될 수 있는, 본 발명에 따른 하부 게이트형 TFT 구조에 대한 횡단면도.6 is a cross-sectional view of a bottom gated TFT structure in accordance with the present invention, which may be used alternatively.
간단한 방식으로 바람직하지 않은 광전류 누설 영향을 받지 않는 TFT를 포함하는 개선된 전자 장치를 제공하는 것이 본 발명의 목적이다.It is an object of the present invention to provide an improved electronic device comprising a TFT which is not affected by undesirable photocurrent leakage in a simple manner.
본 발명에 따르면, TFT의 진성 반도체 층에 해당되는 채널 영역 중에서 게이트 전극으로부터 멀리 떨어지는 쪽에 있는 채널 영역은, 광전자 유도 캐리어의 재결합 중심을 제공하는 역할을 하는, 높은 결함 밀도와 낮은 도전율의 비결정 반도체 물질 층에 바로 인접하여 뻗쳐 있는 것을 특징으로 하는, 서두부에서 설명한 종류의 전자 장치가 제공된다.According to the present invention, the channel region corresponding to the intrinsic semiconductor layer of the TFT, which is located far from the gate electrode, is a high defect density and low conductivity amorphous semiconductor material, which serves to provide a recombination center of the photoelectron induced carrier. There is provided an electronic device of the kind described in the introduction, which extends immediately adjacent to a layer.
채널 영역의 역할을 수행하는 진성 반도체 층에 인접하게끔 높은 결함 밀도(high defect density)의 비결정 반도체 물질을 제공하게 되면 광 차폐물을 제공할 필요가 없어진다. 그 높은 결함 밀도의 비결정 반도체 물질 층은 채널 영역의 후면에서, 즉 게이트로부터 멀리 떨어지는 쪽의 채널 영역 측에서 재결합 중심 제공자로서의 역할을 수행하여, 그 반도체 층에 입사한 빛에 의하여 발생된 정공 및 전자와 같은 모든 과잉 캐리어(excess carrier)들이 신속하게 재결합하게 하고 그 결과로서 광전류(photocurrent)에 의하여 발생되는 누설이 상당히 감소되는 결과를 초래한다. 따라서 공지된 장치에서처럼 광 차폐물 및 공간을 차지하게 하는 절연체(spacing insulator)를 제공해야 하는 필요도 없어진다. 그 비결정 반도체 층의 낮은 전도율은 어느 정도 크기의 전류가 그 층을 통해서 소스 전극과 드레인 전극간을 흐를 수 없게 되는 것을 보장해 준다.Providing a high defect density amorphous semiconductor material adjacent to the intrinsic semiconductor layer serving as the channel region eliminates the need to provide a light shield. The high defect density amorphous semiconductor material layer acts as a recombination center provider at the back of the channel region, i.e., at the side of the channel region away from the gate, so that holes and electrons generated by light incident on the semiconductor layer This causes all excess carriers to quickly recombine, resulting in a significant reduction in leakage caused by photocurrent. Thus, there is no need to provide a light shield and a spacing insulator to occupy the space as in known devices. The low conductivity of the amorphous semiconductor layer ensures that a certain amount of current cannot flow through the layer between the source and drain electrodes.
그러한 기능을 효과적으로 달성하기 위하여, 채널 영역에 인접한 그 비결정 반도체 층 물질의 밴드 갭은 바람직하게 진성 비결정질 실리콘 물질의 밴드 갭과 거의 동일하고 아주 높은 전도성을 가지 않게 하여, 결과적으로 진성 반도체 층의 과잉 캐리어들이 비교적 용이하게 그 층으로 이동할 수 있게 한다. 높은 결함 밀도를 갖는 비결정 반도체 물질은, 실리콘이 풍부한 비결정의 실리콘 나이트라이드나 실리콘 카바이드나 실리콘 옥사이드나 실리콘 옥시나이트라이드와 같은 실리콘이 풍부한 비결정 실리콘 혼합 물질을 바람직하게 포함한다. 진성 비결정질 실리콘보다 약간 폭이 좁은 밴드 갭의, 실리콘이 풍부한 비결정의 실리콘 게르마늄 혼합이 또한 사용될 수 있다. 그러한 비화학량론적인(non-stoichiometric) 실리콘 혼합 물질은, 예를 들어 진성 비결정 실리콘 반도체 층을 제공하기 위하여 사용되는 것과 동일한 종류의 제조 공정을 통하여 용이하게 사용되어 질 수 있으며, 더 나아가서 그 층과 완전히 호환 가능하다. 그러한 물질들은 재결합 중심의 역할을 수행하는 실리콘 댕글링 본드 결함(silicon dangling bond defect)을 구비하며, 바람직한 밴드 갭의 값을 갖게끔 용이하게 형성될 수 있다. 예를 들어 실리콘이 풍부한 비결정질 실리콘 나이트라이드 층은 혼합물인 경우 대략 2.0 eV의 밴드 갭을 갖고 진성 비결정 실리콘으로서는 1.8 eV의 밴드 갭을 갖는다.In order to effectively achieve such a function, the band gap of the amorphous semiconductor layer material adjacent to the channel region is preferably about the same as the band gap of the intrinsic amorphous silicon material and does not have a very high conductivity, resulting in excess carriers of the intrinsic semiconductor layer. Make it relatively easy to move to that layer. The amorphous semiconductor material having a high defect density preferably includes silicon-rich amorphous silicon nitride or silicon carbide or silicon-rich amorphous silicon mixed material such as silicon oxide or silicon oxynitride. Silicon-rich amorphous silicon germanium mixtures of bandgap that are slightly narrower than intrinsic amorphous silicon may also be used. Such non-stoichiometric silicon mixed materials can be readily used, for example, through the same kind of manufacturing process used to provide intrinsic amorphous silicon semiconductor layers, and furthermore, Fully compatible Such materials have a silicon dangling bond defect that acts as a recombination center and can be easily formed to have the desired band gap value. For example, a silicon-rich amorphous silicon nitride layer has a band gap of approximately 2.0 eV when in a mixture and 1.8 eV as intrinsic amorphous silicon.
본 발명은, 박막 트랜지스터 어레이가 공통 기판(common substrate) 위에 만들어져서 그 박막 트랜지스터들이 역시 기판 위에 수반되어 있는 어드레스 전도체 셋트(sets of address conductors)에 연결되는, 액정 디스플레이 장치와 같은 평면 패널 능동 매트릭스형 디스플레이 장치에서 특히 유리하다. TFT에서 높은 결함 밀도의 비결정질 반도체 물질은 각 TFT 영역에 어느 한 부분을 남겨두게끔 기판 표면 위에 증착된 물질 층을 패턴닝함으로써 간편하게 제공될 수 있다. 또한 본 발명은 예를 들어 이미지 센싱 어레이와 같이, TFT의 광전도에 의한 누설이 문제가 될 수 있는 다른 장치들에서도 역시 유리하게 사용될 수 있다.The present invention provides a flat panel active matrix type, such as a liquid crystal display device, in which a thin film transistor array is made on a common substrate and the thin film transistors are connected to sets of address conductors, which are also accompanied on the substrate. It is particularly advantageous in display devices. A high defect density amorphous semiconductor material in a TFT can be conveniently provided by patterning a layer of material deposited on the substrate surface to leave any portion in each TFT region. The invention can also be advantageously used in other devices, for example an image sensing array, where leakage by photoconductivity of the TFT may be a problem.
본 발명에 따른 실시예 전자 장치들에 대하여 첨부된 구성 도면들을 참조하여 예로서 지금부터 설명하기로 한다.With reference to the accompanying drawings of the electronic device according to an embodiment of the present invention will now be described by way of example.
도면(1, 2, 4, 5, 및 6)은 단순히 개략도이고 스케일에 맞게 작성되지 않았다는 점을 기억하기로 한다. 층(layer)들이나 영역(region)의 두께와 같은 특정 치수가 강조되어 표시된 반면에, 다른 치수들은 도면을 명료하게 하기 위하여 축소되어 있다. 동일하거나 유사한 부분들을 표시하기 위하여 동일한 참조 번호가 도면에 걸쳐서 사용되었다.It will be recalled that the figures 1, 2, 4, 5, and 6 are merely schematic and not drawn to scale. While certain dimensions, such as the thickness of layers or regions, are highlighted, other dimensions are reduced to clarify the drawings. Like reference numerals have been used throughout the drawings to indicate identical or similar parts.
도 1에 참조하자면, 이 경우에는 능동 매트릭스형 액정 디스플레이 장치로서, 예를 들어 중합체(polymer) 물질과 같은 다른 적합한 절연 기판 물질이나 또는 절연 표면을 구비하는 기판들이 대신 사용될 수 있지만, 유리로 이루어진 전기 절연성의 유리 기판(12) 위에 수반되어 있는, 전체에 걸쳐서 참조번호(10)로 언급되고 있는 TFT를 포함하는, 전자 장치의 한 부분이 도시되어 있다. TFT(10)는 다양한 층의 증착 및 패턴닝과 같은 종래의 박막 공정 기술을 사용하여 기판(12)의 평평한 표면(planar surface) 상에 제조되어 있다.Referring to FIG. 1, in this case, as an active matrix liquid crystal display device, other suitable insulating substrate materials such as, for example, polymer materials, or substrates having insulating surfaces may be used instead, but made of glass. A portion of the electronic device is shown, including a TFT, which is referred to throughout the insulating glass substrate 12 by reference numeral 10 throughout. TFT 10 is fabricated on a planar surface of substrate 12 using conventional thin film processing techniques such as deposition and patterning of various layers.
TFT(10)는, 게이트 전극이 반도체 층을 기준으로 하여 소스 전극과 드레인 전극의 반대편에 있고 또한 기판 표면으로부터 멀리 떨어져 있는, 소위 게이트 상부형 엇갈림 구조 형태(top-gate staggered kind)로 되어 있다. 도 1의 횡단면은 도 2의 I-I 선 부분에 대한 것으로서, 이제 TFT를 단면으로 표시하고 있는 도 2에 참조하자면, TFT(10)는 기판 표면상에서 소정의 거리만큼 서로 간격을 두고 떨어져 있는 ITO 물질의 소스 접점(source contact)(14) 및 드레인 접점(16)을 포함한다. 도 1 및 도 2에 도시된 특정의 예로서의 TFT는 역시 ITO의 제 2 소스 접점(14')을 포함하는데, 그 제 2 소스 접점은 드레인 접점(16)으로부터 소스 접점(14)이 떨어져 있는 동일한 거리만큼 그 상반하는 쪽에 떨어져 위치하고 있다. 그 두 개의 소스 접점(14, 14')은 동일한 ITO의 층 부분으로 이루어져 있어서, 그 결과 전기적으로 상호 접속된다. 소스 접점이 드레인의 양쪽에 위치하는 두 개의 소스 접점으로서 구성되어 지는 상기 소스/드레인 배열은 유럽특허(EP-B-0276340)에 나와 있는 예로서 공지되어 있다.The TFT 10 is of a so-called top-gate staggered kind in which the gate electrode is opposite the source electrode and the drain electrode with respect to the semiconductor layer and is far from the substrate surface. The cross section of FIG. 1 is for the II line portion of FIG. 2, and with reference to FIG. 2, which now shows the TFT in cross section, the TFTs 10 are separated from each other by a predetermined distance on the substrate surface. A source contact 14 and a drain contact 16. The TFT as a specific example shown in FIGS. 1 and 2 also includes a second source contact 14 ′ of ITO, the second source contact being the same distance apart from the drain contact 16 as the source contact 14. As far away as its opposite side. The two source contacts 14, 14 ′ consist of layered portions of the same ITO, and as a result are electrically interconnected. The source / drain arrangement, in which the source contacts are configured as two source contacts located on both sides of the drain, is known as an example in EP-B-0276340.
소스 전극(14, 14') 및 드레인 전극(16)은 기판(12)의 표면 바로 위에 만들어 지는, 높은 결함 밀도와 낮은 전기 전도율의 비결정 반도체 혼합 물질 층(20) 바로 위에 제공되어 있으며, 기판의 표면 영역 위에 소스 접점과 드레인 접점이 만들어지며 또한 그 기판 표면 영역은 상기의 전극들 사이에 걸쳐 뻗쳐 있다. 본 특정 실시예에서, 층(20)은 실리콘이 풍부라고 수소가 첨가된 비결정질 실리콘 나이트라이드, 즉 층(a-SiNx:H)을 포함하여 이루어진다. 그것을 대신하여, 실리콘이 풍부한 수소첨가 비결정질의, 실리콘 카바이드나 실리콘 옥사이드나 실리콘 옥시나이트라이드로 이루어진 층이나, 또는 수소를 첨가하고 실리콘이 풍부한 비결정질의 실리콘 게르마늄으로 이루어진 층이 사용될 수 있다. 그러한 비화학량론적인 실리콘 혼합 물질은 아주 적합한데, 그 이유는 그러한 물질들이 요구되는 높은 결함 밀도 및 낮은 전도율 특성을 제공할 수 있을 뿐만 아니라 TFT를 제조하기 위하여 사용되는 공정과 완전히 일치하기 때문이다. 층(20)을 이루는 물질의 전도율은 층(22)을 이루는 진성 반도체 물질의 전도율과 비슷하게 또는 최소한 비교했을 때 아주 크지 않게 되도록 선택되어지며, 또한 결함 밀도는 cc당 1017과 1019사이의 값이 되도록 바람직하게 선택된다.The source electrode 14, 14 ′ and the drain electrode 16 are provided directly above the layer of amorphous semiconductor mixed material 20 of high defect density and low electrical conductivity, which is made just above the surface of the substrate 12. Source and drain contacts are made over the surface area and the substrate surface area extends between the electrodes. In this particular embodiment, layer 20 comprises amorphous silicon nitride, i.e. layer (a-SiNx: H), which is said to be rich in silicon and hydrogenated. Alternatively, a layer made of silicon-rich hydrogenated amorphous silicon carbide or silicon oxide or silicon oxynitride, or a layer made of silicon-rich amorphous silicon germanium with hydrogen may be used. Such non stoichiometric silicon mixed materials are well suited because they can not only provide the high defect density and low conductivity properties required, but they are also completely consistent with the process used to manufacture the TFTs. The conductivity of the material forming the layer 20 is chosen so that it is not as large as or at least comparable to the conductivity of the intrinsic semiconductor material forming the layer 22, and the defect density is between 10 17 and 10 19 per cc. It is preferably selected such that
비도우핑(undoped) 수소첨가 진성 비결정질 실리콘으로 이루어진 반도체 층(22)은, 소스 및 드레인 전극과 그들 소스 및 드레인 전극들 사이에 뻗쳐 있는 층(20) 표면을 덮어 씌우기 위하여 그 구조물 바로 위에 배치된다. 층(22)은 소스 전극들(14, 14') 각각과 드레인 전극(16) 사이에서 뻗쳐 있는, TFT의 채널 영역(23)을 제공하는 역할을 수행한다. 그 반도체 층(22)위에는, 예를 들어 실리콘 나이트라이드와 같은 게이트 유전체 층(gate dielectric layer)(24)과, 알루미눔이나 크로미눔과 같은 금속으로 이루어진 게이트 전극(25)이 있는데, 상기 게이트 유전체 층은 소스 전극들(14, 14')사이에 있는 층(22) 영역, 즉, 층(22)으로 이루어진 채널 영역 위에서 뻗쳐 있으며 완전체형 접속 확장부(integral connection extension)(26)를 구비하고 있다.A semiconductor layer 22 made of undoped hydrogenated intrinsic amorphous silicon is disposed directly above the structure to cover the source and drain electrodes and the surface of the layer 20 extending between those source and drain electrodes. The layer 22 serves to provide the channel region 23 of the TFT, which extends between each of the source electrodes 14, 14 ′ and the drain electrode 16. Above the semiconductor layer 22 is a gate dielectric layer 24, such as, for example, silicon nitride, and a gate electrode 25 made of a metal, such as aluminium or chrominum. The layer extends over the layer 22 region, ie the channel region consisting of layer 22, between the source electrodes 14, 14 ′ and has an integral connection extension 26. .
그러한 구조에 있어서, 채널 영역(23)으로서의 역할을 수행하기 위하여 소스 및 드레인 전극 사이에 있는 TFT의 비결정 실리콘 층(22) 영역은, 불투명한 금속 게이트 전극(25)이 도 1에서 일반적으로 아래쪽 방향의 빛이 층(22)으로 이루어진 채널 영역(23)에 도달하는 것을 막아주는 광 차폐물로서 작동하기 때문에, 입사광으로부터 어느 정도까지는 보호되지만, 그 층(22) 영역은 다른 방향에서 오는 빛, 그 중에서도 기판(12)을 통과하여 층(22)인 채널 영역(23) 쪽으로 통과하는 빛과 같이 위에서 언급했던 아랫쪽 방향과 반대가 되는 방향으로부터 오는 빛에 대하여 여전히 영향을 받는데, 그 이유는 채널 영역 아래에 광 차폐물이 하나도 제공되어 있지 않기 때문이다. 그러나 실리콘이 풍부한 실리콘 혼합 층(20)을 제공함으로 인한 효력에 의하여, 채널 영역으로서의 층(22)에 입사하는 모든 빛의 영향이 최소화된다. 층(22)으로서 사용되는 비결정질 실리콘 반도체 물질은 감광성(photosensitivity)을 갖고 있어서, 결과적으로 빛에 노출될 시에 정공 및 전자가 생성되어 광전류를 만든다. TFT에서, TFT가 오프 상태, 즉 고 저항(high resistance) 상태에 있을 때에 그러한 광전 효과 전류(photoelectric current)가 소스와 드레인 전극 사이를 흐를 수 있게 되어, 누설 전류를 초래하는 결과를 만든다. 그러한 것은 온/오프 비율을 악화시키고 수용할 수 없는 성능으로 유도한다. 도 1 및 도 2에서의 TFT 구조에서, 높은 결함 밀도에 기인하여 층(20)은 채널 영역(23)의 후면에서 재결합 중심을 제공하는 역할을 수행하여, 결과적으로 그 영역에 입사한 빛에 의하여 생성된 정공 및 전자는 대체로 층(22)의 두께에 일치하는 거리 내에서 재결합하게 되며, 그래서 결국 "오프" 저항은 상당한 정도까지로는 감소하지 않게 된다. TFT의 일반적인 동작은 영향을 받지 않는다. 층(20)의 낮은 전도율은, 그 층(20)을 통하여 소스 전극 및 드레인 전극 간에 상당한 양의 전류가 실제적으로 거의 흐르지 않게 되는 것을 보장해준다.In such a structure, the amorphous silicon layer 22 region of the TFT between the source and drain electrodes in order to serve as the channel region 23 has the opaque metal gate electrode 25 generally downward in FIG. 1. Because it acts as a light shield that prevents light from reaching the channel region 23 consisting of layers 22, it is protected to some extent from incident light, but the layer 22 region is light coming from different directions, inter alia It is still affected by light coming from the direction opposite to the downward direction mentioned above, such as light passing through the substrate 12 and towards the channel region 23, which is a layer 22, because This is because no light shield is provided. However, by the effect of providing a silicon rich silicon mixed layer 20, the influence of all light incident on the layer 22 as a channel region is minimized. The amorphous silicon semiconductor material used as layer 22 has photosensitivity, so that when exposed to light, holes and electrons are generated to create a photocurrent. In a TFT, such a photoelectric current can flow between the source and drain electrodes when the TFT is in an off state, that is, in a high resistance state, resulting in a leakage current. Such worsens the on / off ratio and leads to unacceptable performance. In the TFT structure in FIGS. 1 and 2, due to the high defect density, the layer 20 serves to provide a recombination center at the back of the channel region 23, resulting in light incident on the region. The resulting holes and electrons will generally recombine within a distance that matches the thickness of the layer 22, so that the "off" resistance will not decrease to a significant extent. The general operation of the TFT is not affected. The low conductivity of layer 20 ensures that substantially no current flows substantially through the layer 20 between the source and drain electrodes.
층(20) 물질은 층(22)을 이루는 진성 비결정질 실리콘의 밴드 갭보다 아주 약간만 더 좁거나 더 넓은 정도로서 거의 유사한 밴드 갭을 바람직하게 갖고 있다. 그 결과로서, 층(22)에서 생성된 과잉 캐리어들은 자기들이 재결합될 수 있는 층(20)으로 비교적 용이하게 움직여 갈 수 있게 된다. 비록 층(20)이 아주 높은 전도성을 갖지 않더라도, 그 층은 그러한 밴드 갭을 가져야 한다. 앞에서 언급한 실리콘이 풍부한 실리콘 혼합 물질들은 상기 요구조건들을 만족시킬 수 있다. 그러한 물질들에서, 결함(defect)은 재결합 중심을 제공하고 자연적으로 발생하는 실리콘 댕글링 결합(silicon dangling bond) 형태로 존재한다. 그러한 물질의 특성은 결함들이 과잉 캐리어들이 움직여 들어가는 밴드 갭의 중심 주위에 분포되어 있게끔 맞추어서 바람직하게 만들어 질 수 있다. 그러한 물질들은 층(22)의 경계면에 있는 정공들이 딴 데로 빗나가게 할 수 있을 정도의 전계(electric field)를 갖지 않는다. 따라서, 층(22) 내에서 예를 들어 입사광에 의하여 생성된 정공들은 자기들이 재결합하게 되는 층(20)의 경계 영역으로 이동할 수 있게 된다.The layer 20 material desirably has a band gap that is approximately a little narrower or wider than the band gap of the intrinsic amorphous silicon constituting the layer 22. As a result, excess carriers produced in layer 22 can move relatively easily to layer 20 where they can be recombined. Although layer 20 does not have very high conductivity, the layer should have such a band gap. The silicon rich silicon mixed materials mentioned above can meet the above requirements. In such materials, the defects are in the form of naturally occurring silicon dangling bonds that provide recombination centers. The properties of such materials can be made desirable by tailoring defects to be distributed around the center of the band gap through which excess carriers move. Such materials do not have an electric field sufficient to allow holes at the interface of layer 22 to deflect. Thus, for example, holes generated by the incident light in the layer 22 can move to the boundary region of the layer 20 where they recombine.
TFT(10)는 시레인(silane)과 나이트로겐(nitrogen)으로부터 대략 10 내지 25 nm 두께로 만드는 PECVD 공정을 사용하여 기판(12)의 표면 전체에 걸쳐서 실리콘이 풍부한 비결정질 실리콘 나이트라이드 층(20)을 우선 증착하는 제조가 이루어진다. 시레인 및 나이트로겐은, 실리콘이 풍부한 수소첨가 비결정질 실리콘 나이트라이드, 즉 층(a-SiNx:H)을 생성하기 위하여 대략 250 ℃ 정도나 그것보다 낮은 온도로 진공 장치에 있게 한다. 나이트로겐과 시레인의 비율은, 결과적으로 만들어지는 층에서의 나이트로겐과 실리콘의 비율이 1.0보다 작거나 또는 바람직하게는 0.5보다 작은 값을 갖도록 선택된다. 만약에 실리콘이 풍부한 비결정질의 실리콘 옥사이드, 실리콘 카바이드, 실리콘 옥시나이트라이드, 또는 실리콘 게르마늄 혼합들이 대신에 사용되었을 때도, 동일한 비율이 선택된다. 그러한 물질의 밴드 갭은 대략 2 eV인데, 상기 밴드 갭은 층(22)을 만들기 위하여 사용된 진성 비결정질 실리콘 물질의 1.8 eV 정도의 밴드 갭보다 약간 더 크다. 예를 들어 투명한 화소 전극이 나중에 만들어지게 되는 영역에 해당하는 층(20)의 영역은 이 단계에서 제거될 수 있다. 그런 다음에, ITO 층이 대략 40 nm의 두께로 실리콘이 풍부한 실리콘 나이트라이드 층의 표면 바로 위에 증착된다. 그리고 나서, ITO 층은, 단일 마스크를 사용하여, 공지된 포토리소그래피 방식 및 에칭 공정을 통해서, 실리콘이 풍부한 실리콘 나이트라이드 층(20) 위에 있는, 완전체형 접속 확장부와 더불어 요구되는 소스 및 드레인 전극 영역이 형성되는 부분이 남아 있게끔 패턴닝된다. 각 소스 전극(14, 14')과 드레인 전극(16) 사이의 갭은 채널 길이를 한정하는 것으로서, 대략 5 내지 10 μm이다. 그리고 나서 진성 수소첨가 비결정질 실리콘(a-Si:H) 층이 20 내지 50 nm의 두께로 그 구조 위에 PECVD 공정 방식을 사용하여 증착되고, 그런 다음에 실리콘 나이트라이드 층 및 알루미눔과 같은 금속 층이 형성되는데, 상기의 층들은 완전체형 확장부(26)와, 게이트 유전체 층(24)과, 및 진성 반도체 층(22) 부분과 함께 알루미눔으로 된 게이트 전극(25)을 남겨 두게끔 포토리소그래피 및 에칭 공정을 이용하여 패턴닝되는데, 상기 진성 반도체 층은 도 1의 구조가 형성되게끔 소스 및 드레인 전극들(14, 14', 16) 위 및 소스 전극과 드레인 전극 사이의 개입 부분(intervening spaces)에서는 층(20)의 표면 위에서 뻗어서 연장하고 있다. 나이트라이드로 이루어진 보호용 차폐 막(도시되어 있지 않음)은 그 구조 위에 증착될 수 있다.The TFT 10 is a silicon-rich amorphous silicon nitride layer 20 throughout the surface of the substrate 12 using a PECVD process that is approximately 10-25 nm thick from silane and nitrogen. The manufacturing is carried out first to deposit. The silanes and nitrogens are placed in a vacuum apparatus at temperatures of about 250 ° C. or lower to produce silicon-rich hydrogenated amorphous silicon nitride, ie, layer (a-SiNx: H). The ratio of nitrogen and silane is selected such that the ratio of nitrogen and silicon in the resulting layer is less than 1.0 or preferably less than 0.5. If silicon rich amorphous silicon oxide, silicon carbide, silicon oxynitride, or silicon germanium mixtures are used instead, the same ratio is selected. The band gap of such material is approximately 2 eV, which is slightly larger than the band gap on the order of 1.8 eV of the intrinsic amorphous silicon material used to make the layer 22. For example, the region of the layer 20 corresponding to the region where the transparent pixel electrode is to be made later can be removed at this step. Then, an ITO layer is deposited just above the surface of the silicon-rich silicon nitride layer to a thickness of approximately 40 nm. The ITO layer is then used, along with the integral connection extension, over the silicon-rich silicon nitride layer 20, through known photolithography and etching processes, using a single mask, to the required source and drain electrodes. The area where the area is formed is patterned so that it remains. The gap between each source electrode 14, 14 ′ and drain electrode 16 defines a channel length, which is approximately 5-10 μm. An intrinsic hydrogenated amorphous silicon (a-Si: H) layer is then deposited on the structure using a PECVD process to a thickness of 20 to 50 nm, and then a metal layer such as silicon nitride layer and aluminum is deposited. The layers are formed by photolithography and leaving the gate electrode 25 of aluminium together with the integral extension 26, the gate dielectric layer 24, and the intrinsic semiconductor layer 22 portion. Patterned using an etching process, the intrinsic semiconductor layer is formed over the source and drain electrodes 14, 14 ′, 16 and in the intervening spaces between the source and drain electrodes to form the structure of FIG. 1. It extends and extends over the surface of layer 20. A protective shielding film (not shown) made of nitride may be deposited on the structure.
상기 TFT는 이미지 센서나 터치 센서나 메모리 장치와 같이 여러 가지의 공지된 큰 영역 전자 장치, 및 TFT가 동작 중에 빛의 영향을 받게 하는 반도체 층의 감광성 작용에 의하여 생긴 위에서 설명한 문제들을 회피하기 위하여 TFT를 사용하는 종류의 유사 장치에서 사용될 수 있다. 빛이 장치가 동작할 때에 중요한 역할을 하기 때문에, TFT는 능동 매트릭스형 액정 디스플레이 장치에서 특히 유리하다. 도 2의 단면도는 능동 매트릭스형 액정 디스플레이 장치에서의 TFT 사용을 도시하고 있으며, 특히 그러한 디스플레이 장치에서의 화소 어레이에 있는 전형적인 한 개의 화소에 대한 부분을 도시한다. 그러한 화소에서, TFT의 드레인 전극(16)은 화소 전극(picture element electrode)(44)과 게이트(25)에 연결되어 상기 화소전극과 게이트와 함께 완전체를 이루고 있으며, 소스 전극들(14, 14')은 화소를 주소 지정해주는 전도체의 각 행 및 열에 연결되어 있다. 화소들을 위한 스위칭 장치로서 TFT를 사용하는 능동 매트릭스형 액정 디스플레이 장치는 잘 공지되어 있어서, 그러한 장치에 대한 일반적인 구조 및 동작에 대하여 상세하게 여기서 설명하는 것이 필요하지 않은 것으로 생각한다. 전형적인 예들은 참조로 도입되는 미국특허(US-A-5130829) 및 유럽특허(EP-B-0217406)에 설명되어 있다.The TFT is a TFT for avoiding the problems described above caused by various known large area electronic devices such as image sensors, touch sensors or memory devices, and the photosensitive action of the semiconductor layer where the TFT is subjected to light during operation. It can be used in similar devices of the kind using. TFTs are particularly advantageous in active matrix liquid crystal display devices because light plays an important role when the device is operating. 2 shows the use of a TFT in an active matrix type liquid crystal display device, and in particular shows a portion of a typical pixel in a pixel array in such a display device. In such a pixel, the drain electrode 16 of the TFT is connected to the picture element electrode 44 and the gate 25 to form an integral with the pixel electrode and the gate, and the source electrodes 14, 14 '. ) Is connected to each row and column of a conductor that addresses the pixel. Active matrix type liquid crystal display devices using TFTs as switching devices for the pixels are well known, and it is not considered necessary to describe in detail the general structure and operation of such devices. Typical examples are described in US-A-5130829 and European-Patent EP-B-0217406, which are incorporated by reference.
간단하게 도 3을 참조하자면, 전형적인 TFT 타입의 능동 매트릭스형 액정 디스플레이 장치는 화소(40)의 행 및 열 어레이를 구비하는 디스플레이 패널을 포함하는데, 화소 각각은 스위칭 장치로서 작용하는 한 개의 관련 TFT(10)를 구비한다. 화소들은 행 및 열 어드레스 전도체(41, 42) 세트를 통하여 주소지정된다. 화소(40)의 각 해당 행에 관련되는 모든 TFT들의 게이트들이 그 해당하는 동일한 행의 행 어드레스 전도체(41)에 연결되어 있고, 화소의 각 해당 열에 있는 모든 TFT들의 소스들이 그 해당하는 동일한 열의 열 어드레스 전도체(42)에 연결되어 있는 반면에, TFT의 드레인은 해당 행 및 열 어드레스 전도체들의 교차점에 인접하게 위치하고 있는 해당 화소 전극(44)에 연결되어 있다. 또한 도 4에 참조하자면, 행 및 열 어드레스 전도체(41, 42) 세트와, TFT들(10)과, 및 화소 전극(44) 모두는 주로 유리로 만들어진 공통 증착 층들(common deposited layers)을 사용하여 동시에 제조되며 한 개의 투명한 동일 기판(12) 상에 만들어진다. 어레이의 모든 화소들에 공통인 마디없는(continuous) 투명 전극(46)을 수반하는 제 2 유리 기판(45)은 기판(12)으로부터 거리를 두고 떨어져 배열되어 있으며, 두 개의 기판들(12, 45)은 외부 겉면에서 봉함되어 있고 또한 액정 물질(48)이 포함된 폐쇄된 공간을 한정하기 위하여 스페이서(spacer)에 의하여 서로 분리되어 있다. 공통 전극(46)과 더불어 그 아래에 있는 화소 전극(44) 및 그것들 사이에 있는 액정 물질(48)은 광 변조 화소(light-modulating pixel element)를 이룬다.Referring briefly to FIG. 3, a typical TFT type active matrix liquid crystal display device includes a display panel having an array of rows and columns of pixels 40, each of which has one associated TFT acting as a switching device ( 10). The pixels are addressed through a set of row and column address conductors 41 and 42. The gates of all the TFTs associated with each corresponding row of the pixel 40 are connected to the row address conductor 41 of the corresponding row of the corresponding row, and the sources of all the TFTs in each corresponding column of the pixel are the columns of the corresponding column. While connected to the address conductor 42, the drain of the TFT is connected to the corresponding pixel electrode 44 located adjacent to the intersection of the corresponding row and column address conductors. Also referring to FIG. 4, the set of row and column address conductors 41, 42, the TFTs 10, and the pixel electrode 44 all use common deposited layers made primarily of glass. Simultaneously manufactured and made on one transparent identical substrate 12. The second glass substrate 45, carrying a continuous transparent electrode 46 common to all the pixels of the array, is arranged at a distance from the substrate 12, and the two substrates 12, 45. Are sealed on the outer surface and are separated from each other by spacers to define a closed space in which the liquid crystal material 48 is contained. In addition to the common electrode 46, the pixel electrode 44 below and the liquid crystal material 48 therebetween form a light-modulating pixel element.
도 2에서 명백하게 알 수 있듯이, 화소 전극(44)은 증착된 ITO 층을 적합하게 패턴닝함으로써 TFT(10)의 드레인 전극(16)과 일체형으로 형성된다. 해당 열 전도체(42)들과 그 열 전도체들과 통합되어 형성되는 확장부를 포함하는 소스 전극들은 그러한 패턴닝을 함으로써 한정된다. 따라서, 열 전도체(42)와, 소스 전극들(14, 14')과, 및 전극(44)은 필요한 패턴닝을 만드는 단일 마스크를 사용하여 공통 ITO 층으로부터 모두 형성되어 있다. TFT 게이트 전극(25) 및 그 게이트 전극들의 확장부(26)는 해당 행 전도체(41) 부분을 포함한다.As can be clearly seen in FIG. 2, the pixel electrode 44 is formed integrally with the drain electrode 16 of the TFT 10 by suitably patterning the deposited ITO layer. Source electrodes comprising corresponding thermal conductors 42 and extensions formed integrally with the thermal conductors are defined by such patterning. Thus, thermal conductor 42, source electrodes 14, 14 ', and electrode 44 are all formed from a common ITO layer using a single mask to make the necessary patterning. The TFT gate electrode 25 and the extension 26 of the gate electrodes include a portion of the corresponding row conductor 41.
동작할 시에, 스캐닝(게이팅(gating)) 신호는 행 구동기 회로(row driver circuit)(50)(도 3)에 의하여 차례 차례 각 행 어드레스 전도체(41)에 공급되어지며, 데이터 신호는 열 구동기 회로(column driver circuit)(51)에 의하여 게이팅 신호에 동조하여(synchronization) 열 전도체(42)에 공급되며, 또한 게이팅 신호가 각 행 전도체에 공급되면 행 전도체에 연결된 TFT(10)는 온 상태로 변화되어, 해당 화소들이 해당 열 전도체에 있는 데이터 신호의 레벨에 따라 충전되게 한다. 게이팅 신호의 종료 시에, 한 행의 TFT들은 오프, 즉 고 저항 상태로 스위칭되고, 또한 게이팅 신호는 그 다음 행에 있는 화소들을 주소지정하기 위하여 그 다음 행 전도체에 공급된다. 전달 모드(transmissive mode) 동작 시에, 개별 액정 화소들은 도 4에서 화살표로 표시된 것과 같이, 백라이트로부터 기판(12)을 향하는 빛을 변조하는 역할을 수행하여, 결과적으로 어레이의 모든 화소들을 주소 지정하여 만들어지는 디스플레이 이미지는 패널의 다른 측면에서도 볼 수 있게 된다. 한 개의 화소 행이 주소 지정된 후에, 화소를 전기적으로 격리하고 공급된 전하가 저장되도록 하기 위하여, 그 행과 관련되는 TFT들(10)은 남아있는 필드 주기동안 및 그 행이 다음의 필드 주기에서 다시 주소 지정될 때까지 오프되며, 화소가 다시 주소 지정될 때까지 그 화소의 출력은 유지된다. 백라이트로부터 채널 영역으로 입사한 광으로 인하여 TFT의 채널 영역에서 생성되는 광전류는, TFT의 소스 및 드레인 전극 사이에서 누설 전류가 발생하게 만들어서, 결국 "오프" 상태에서의 TFT의 고 저항 값이 감소되게 하여, 화소에 저장된 전하량이 변하게 하며 또한 디스플레이 품질이 떨어지게 하는 결과를 초래한다. 그러나, TFT의 채널 영역의 후면에 층(20)이 있으면, 입사광에 의하여 채널 영역에서 생성되는 정공 및 전자들이 재결합하는 결과를 초래하여, 결과적으로 소스 및 드레인 전극 사이에 누설 광전류가 없어지게 하거나 또는 최소한 상당한 감소를 초래하여 결과적으로 디스플레이 품질이 유지되게 해준다.In operation, a scanning (gating) signal is supplied to each row address conductor 41 in turn by a row driver circuit 50 (FIG. 3), and the data signal is a column driver. The column driver circuit 51 is supplied to the column conductor 42 in synchronization with the gating signal, and when the gating signal is supplied to each row conductor, the TFT 10 connected to the row conductor is turned on. The pixels are charged according to the level of the data signal in the corresponding thermal conductor. At the end of the gating signal, one row of TFTs is switched off, i.e., in a high resistance state, and a gating signal is also supplied to the next row conductor to address the pixels in the next row. In transmissive mode, the individual liquid crystal pixels serve to modulate the light from the backlight towards the substrate 12, as indicated by the arrows in FIG. 4, resulting in addressing all the pixels in the array. The resulting display image can also be viewed from the other side of the panel. After one row of pixels is addressed, in order to electrically isolate the pixels and allow the supplied charge to be stored, the TFTs 10 associated with that row must be reestablished for the remaining field periods and the row in the next field period. It is turned off until addressed, and the output of that pixel is maintained until the pixel is addressed again. The photocurrent generated in the channel region of the TFT due to the light incident from the backlight into the channel region causes leakage current to be generated between the source and drain electrodes of the TFT, resulting in a decrease in the high resistance value of the TFT in the " off " state. This results in a change in the amount of charge stored in the pixels and also in a decrease in display quality. However, the presence of the layer 20 on the back side of the channel region of the TFT results in recombination of holes and electrons generated in the channel region by incident light, resulting in no leakage photocurrent between the source and drain electrodes, or At least it results in a significant reduction, resulting in the display quality being maintained.
위에서 설명한 구조에 대한 다양한 변형들을 생각해 낼 수 있다. 층(20)은 TFT가 형성되는 영역에, 그 중에서도 특히 반도체 층의 최종 채널 영역 아래에 있는 영역에 있게 되는 아일랜드(island)를 만들기 위하여 ITO의 증착을 하기 전에 패턴닝된다. 층(20) 물질은 상당히 빛에 투명하기 때문에 화소 전극(44) 아래에 있지 않게 되는 것이 바람직하다. 층(20)은 최종적인 화소 전극(44) 영역에 있는 층 부분을 제거하기 위하여 ITO를 증착하기 전에 간단하게 패턴닝될 수 있으며, 이것으로 말미암아 당신은 패널의 전체 투명성을 개선할 수 있다. 대안적으로, 층(24, 25)을 패턴닝할 때에 화소 전극 영역에 있는 층(20) 물질이 쉽게 제거되는 일을 가능하게 하기 위하여, 화소 전극들은 TFT의 드레인 전극과 분리되어 형성되고, 드레인 전극과 접촉하게끔 나중에 증착될 수 있다. 화소 전극이 예를 들어 크로미움과 같은 금속과 같이 반사성 물질로 이루어지는 반사성 모드에서 디스플레이 패널이 동작하지만, 그 아래 구조물에 대하여 투명성이 요구되지 않는다면, 선택한 부분에 대한 상기와 같은 제거는 필요하지 않다.Various variations of the structure described above can be conceived. The layer 20 is patterned prior to the deposition of ITO to make islands in which the TFTs are formed, especially in the regions below the final channel region of the semiconductor layer. The layer 20 material is preferably not transparent below the pixel electrode 44 because it is fairly transparent to light. Layer 20 can be simply patterned prior to depositing ITO to remove the portion of the layer in the final pixel electrode 44 region, which allows you to improve the overall transparency of the panel. Alternatively, the pixel electrodes are formed separately from the drain electrode of the TFT in order to enable the easy removal of the layer 20 material in the pixel electrode region when patterning the layers 24 and 25. It may later be deposited in contact with the electrode. If the display panel is operated in a reflective mode in which the pixel electrode is made of a reflective material, for example a metal such as chromium, but no transparency is required for the structure underneath, such removal of the selected portion is not necessary.
TFT의 구조는 다양하다. 물론 TFT는 위에서 설명한 배열에서와 같이 두 개의 소스 전극을 구비할 필요는 없으나, 단일 소스 전극이 드레인 전극으로부터 간격을 두고 떨어져 있는 좀더 종래의 형태일 수 있는데, 상기 소스 전극과 드레인 전극 사이에 채널 영역이 존재한다. 더욱이, TFT(10)는 예를 들어 게이트 상부형 동일평면성(coplanar) 형태일 수 있는데, 상기의 형태에서는 소스 및 드레인 전극들이 게이트 전극(25)과 마찬가지로 진성 비결정질 실리콘 반도체 층(22)에서 동일한 쪽에, 즉 기판(12)에서 멀리 떨어지는 쪽에 배열된다. 그렇게 하기 위하여, 진성 반도체 층은 실리콘이 풍부한 실리콘 나이트라이드 층(20) 바로 위에 증착되고 ITO 막을 증착하기 전에 패턴닝된다. 소스 전극과, 드레인 전극 및 열 전도체(column conductor)(42)를 만들기 위하여 ITO 막을 패턴닝한 후에, 게이트 유전체 층 및 게이트 전극 층은 앞에서 말한 바와 같이 형성된다. 이러한 구조에 있어서, 층(20)은 앞에서와 마찬가지로 TFT 채널을 형성하는 진성 반도체 층(22) 영역 바로 아래에 위치하게 되는 것을 알 수 있다.The structure of the TFT is diverse. Of course, the TFT does not need to have two source electrodes as in the arrangement described above, but may be a more conventional form where a single source electrode is spaced apart from the drain electrode, with a channel region between the source electrode and the drain electrode. This exists. Furthermore, the TFT 10 may be, for example, in the form of a gate top coplanar, in which the source and drain electrodes are on the same side of the intrinsic amorphous silicon semiconductor layer 22 as the gate electrode 25. That is, it is arranged on the side away from the substrate 12. To do so, an intrinsic semiconductor layer is deposited directly on the silicon-rich silicon nitride layer 20 and patterned prior to depositing the ITO film. After patterning the ITO film to make the source electrode, the drain electrode and the column conductor 42, the gate dielectric layer and the gate electrode layer are formed as mentioned above. In this structure, it can be seen that the layer 20 is located just below the region of the intrinsic semiconductor layer 22 forming the TFT channel as before.
TFT의 소스 및/또는 드레인 전극 및 열 전도체(42)는 ITO 대신에 금속으로 만들어 진다.The source and / or drain electrode and the thermal conductor 42 of the TFT are made of metal instead of ITO.
(n+) 도우핑된 비결정질 실리콘으로 만들어진 옴접촉(ohmic contact) 층은 공지된 방식으로 소스 및 드레인 전극들 바로 위에 만들어지며, 진성 반도체 층은 상기 도우핑된 층들 위에서 연장하도록 배열되어 있다.An ohmic contact layer made of (n + ) doped amorphous silicon is made directly above the source and drain electrodes in a known manner, and the intrinsic semiconductor layer is arranged to extend over the doped layers.
층(20)은 소스 및 드레인 전극(14, 14', 16) 아래에서 뻗어 있을 필요는 없지만, 대신에 소스 및 드레인 전극 형성 후이면서 아직 진성 비결정질 실리콘 반도체 층(22)이 증착되기 전에 증착되어, 결과적으로 소스 및 드레인 전극들 사이의 기판 표면 위뿐만 아니라 소스 및 드레인 전극 위에서 뻗쳐 있게 된다. 그러한 TFT 구조는 도 5의 횡단면도에서 개략적으로 도시되어 있으며, 그 경우에 TFT(10)는 한 개의 소스 전극(14)만을 구비하는 더욱 종래의 형태로서 구성되어 있다. 층(20)을 위하여 사용되는 물질이 적합하게 선택되었다면 소스 및 드레인 전극(14, 16) 사이에 있는 층(20)과 바로 위에 놓이는 진성 반도체 층(22)의 존재는 TFT의 동작에 부정적인 영향을 끼치지 않을 것이다.Layer 20 need not extend below the source and drain electrodes 14, 14 ', 16, but is instead deposited after the source and drain electrode formation and yet before the intrinsic amorphous silicon semiconductor layer 22 is deposited, As a result, they extend over the source and drain electrodes as well as over the substrate surface between the source and drain electrodes. Such a TFT structure is schematically shown in the cross sectional view of FIG. 5, in which case the TFT 10 is configured as a more conventional form having only one source electrode 14. If the material used for the layer 20 is appropriately selected, the presence of the intrinsic semiconductor layer 22 directly overlying the layer 20 between the source and drain electrodes 14, 16 has a negative effect on the operation of the TFT. It will not hurt.
본 발명이 상부 게이트형 TFT 구조에서 특히 유용하지만, 하부 게이트형 TFT에서도 또한 유용하게 사용될 수 있다고 판단된다. 본 발명을 사용하는 하부 게이트형 TFT의 한 예가 도 6의 횡단면도에 개략적으로 도시되어 있다. 다시 한번 말하지만 동일한 참조 번호는 동일한 부분을 지칭하는 데 사용되어 졌으며 또한 도시된 바와 같이 하부 게이트형 TFT의 경우, 게이트 전극(25)은 반도체층(22)을 기준으로 기판(12)과 동일한 쪽에 제공되고, 소스 및 드레인 전극(14, 16)은 층(22)을 기준으로 기판의 반대쪽에 제공된다. 게이트 전극(25)은 기판 표면 바로 위에 형성되어 있고, 게이트 절연체 층(24)은 그 전극 위에서 뻗쳐 있다. 진성 반도체 층(22)은 층(24)의 위에 뻗어 있으며 게이트 전극(25) 위에 있는 소스 및 드레인 전극들(14, 16) 사이에 채널 영역을 제공한다. 도 5에 있는 TFT에서와 마찬가지로, 층(20)은 반도체 층(22)에 바로 인접해서 뻗쳐 있지만, 이번에는 기판(12)과 멀리 떨어지는 쪽이면서 소스 및 드레인 전극(14, 16) 사이에서 층(22) 영역 바로 아래에 위치하게 된다. 상기 특정 예에서, 소스 및 드레인 전극(14, 16)은 각각 (n+) 도우핑된 비결정질 실리콘 서브-층(61)과, 위에 놓이면서 예를 들어 알루미눔 및/또는 크로미움과 같은 금속 층(62)을 포함한다.Although the present invention is particularly useful in the upper gate type TFT structure, it is judged that it can also be usefully used in the lower gate type TFT. An example of a bottom gate type TFT using the present invention is schematically shown in the cross sectional view of FIG. Again, the same reference numerals have been used to refer to the same parts, and also as shown, in the case of the lower gate type TFT, the gate electrode 25 is provided on the same side as the substrate 12 with respect to the semiconductor layer 22. Source and drain electrodes 14, 16 are provided on the opposite side of the substrate relative to layer 22. The gate electrode 25 is formed just above the substrate surface, and the gate insulator layer 24 extends over the electrode. Intrinsic semiconductor layer 22 extends over layer 24 and provides a channel region between source and drain electrodes 14, 16 over gate electrode 25. As with the TFT in FIG. 5, the layer 20 extends immediately adjacent to the semiconductor layer 22, but this time between the source and drain electrodes 14, 16, away from the substrate 12. 22) Located just below the area. In this particular example, the source and drain electrodes 14, 16 are each (n + ) doped amorphous silicon sub-layer 61 and a metal layer (e.g., aluminium and / or chromium) overlying ( 62).
본 내용을 읽음으로써, 당업자들에게는 다른 변형들이 명백하게 떠오를 것입니다. 그러한 변형들은 TFT 분야 및 능동 매트릭스형 디스플레이 장치와 같은 큰 영역 전자 장치와 그 장치들의 부품들에 존재하는 다른 특성, 및 여기에서 이미 설명한 특성에 추가되거나 또는 그런 특성 대신으로 사용될 수 있는 다른 특성을 포함할 수 있다.By reading this article, other variations will be apparent to those skilled in the art. Such modifications include other areas that exist in large area electronics such as TFT fields and active matrix display devices and their components, and other properties that may be used in addition to or in place of those already described herein. can do.
Claims (11)
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9726094.7 | 1997-12-10 | ||
| GBGB9726094.7A GB9726094D0 (en) | 1997-12-10 | 1997-12-10 | Thin film transistors and electronic devices comprising such |
| PCT/IB1998/001815 WO1999030369A2 (en) | 1997-12-10 | 1998-11-13 | Thin film transistors and electronic devices comprising such |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000070910A true KR20000070910A (en) | 2000-11-25 |
| KR100621488B1 KR100621488B1 (en) | 2006-09-13 |
Family
ID=10823387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019997007175A KR100621488B1 (en) | 1997-12-10 | 1998-11-13 | Thin film transistors and electronic devices comprising such |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6064091A (en) |
| EP (1) | EP0974164A2 (en) |
| JP (1) | JP2001511317A (en) |
| KR (1) | KR100621488B1 (en) |
| GB (1) | GB9726094D0 (en) |
| WO (1) | WO1999030369A2 (en) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704133B2 (en) | 1998-03-18 | 2004-03-09 | E-Ink Corporation | Electro-optic display overlays and systems for addressing such displays |
| US7075502B1 (en) | 1998-04-10 | 2006-07-11 | E Ink Corporation | Full color reflective display with multichromatic sub-pixels |
| US7030412B1 (en) * | 1999-05-05 | 2006-04-18 | E Ink Corporation | Minimally-patterned semiconductor devices for display applications |
| JP2001135851A (en) * | 1999-11-05 | 2001-05-18 | Minolta Co Ltd | Photoelectric conversion element and solid-state imaging device |
| GB2358081B (en) * | 2000-01-07 | 2004-02-18 | Seiko Epson Corp | A thin-film transistor and a method for maufacturing thereof |
| GB2358084B (en) | 2000-01-07 | 2004-02-18 | Seiko Epson Corp | Semiconductor transistor |
| US6509581B1 (en) * | 2000-03-29 | 2003-01-21 | Delta Optoelectronics, Inc. | Structure and fabrication process for an improved polymer light emitting diode |
| JP2003531487A (en) | 2000-04-18 | 2003-10-21 | イー−インク コーポレイション | Process for manufacturing thin film transistor |
| US7893435B2 (en) | 2000-04-18 | 2011-02-22 | E Ink Corporation | Flexible electronic circuits and displays including a backplane comprising a patterned metal foil having a plurality of apertures extending therethrough |
| JP2004516669A (en) | 2000-12-21 | 2004-06-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Thin film transistor |
| US7339205B2 (en) * | 2004-06-28 | 2008-03-04 | Nitronex Corporation | Gallium nitride materials and methods associated with the same |
| KR101090252B1 (en) * | 2004-09-24 | 2011-12-06 | 삼성전자주식회사 | Thin film transistor array panel and method for manufacturing the same |
| JP5243686B2 (en) * | 2005-04-28 | 2013-07-24 | エルジー ディスプレイ カンパニー リミテッド | Thin film transistor |
| US7411298B2 (en) * | 2005-08-17 | 2008-08-12 | Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) | Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices |
| US7691691B1 (en) * | 2006-05-23 | 2010-04-06 | Kovio, Inc. | Semiconductor device and methods for making the same |
| US8110453B2 (en) * | 2008-04-17 | 2012-02-07 | Applied Materials, Inc. | Low temperature thin film transistor process, device property, and device stability improvement |
| TWI379142B (en) * | 2008-07-17 | 2012-12-11 | Au Optronics Corp | Thin film transistor substrate and thin film transistor of display panel and method of making the same |
| CN101330106B (en) * | 2008-07-28 | 2010-06-02 | 友达光电股份有限公司 | Thin-film transistor substrate and thin-film transistor for display panel as well as preparation method thereof |
| WO2011065244A1 (en) | 2009-11-28 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR101813460B1 (en) * | 2009-12-18 | 2017-12-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| TWI458098B (en) * | 2009-12-31 | 2014-10-21 | Au Optronics Corp | Thin film transistor |
| CN102790056B (en) * | 2012-08-13 | 2014-12-10 | 京东方科技集团股份有限公司 | Array substrate, manufacturing method of array substrate, manufacturing method of GOA unit and display device |
| CN108321152A (en) * | 2018-04-04 | 2018-07-24 | 京东方科技集团股份有限公司 | Fingerprint Identification sensor and preparation method thereof and fingerprint identification device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4341569A (en) * | 1979-07-24 | 1982-07-27 | Hughes Aircraft Company | Semiconductor on insulator laser process |
| US4509990A (en) * | 1982-11-15 | 1985-04-09 | Hughes Aircraft Company | Solid phase epitaxy and regrowth process with controlled defect density profiling for heteroepitaxial semiconductor on insulator composite substrates |
| US4617066A (en) * | 1984-11-26 | 1986-10-14 | Hughes Aircraft Company | Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing |
| EP0217406B1 (en) * | 1985-10-04 | 1992-06-10 | Hosiden Corporation | Thin-film transistor and method of fabricating the same |
| US4766482A (en) * | 1986-12-09 | 1988-08-23 | General Electric Company | Semiconductor device and method of making the same |
| US4762398A (en) * | 1987-01-26 | 1988-08-09 | Hosiden Electronics Co., Ltd. | Pixel transistor free of parasitic capacitance fluctuations from misalignment |
| US4797721A (en) * | 1987-04-13 | 1989-01-10 | General Electric Company | Radiation hardened semiconductor device and method of making the same |
| US4988638A (en) * | 1988-11-07 | 1991-01-29 | Xerox Corporation | Method of fabrication a thin film SOI CMOS device |
| GB2245741A (en) * | 1990-06-27 | 1992-01-08 | Philips Electronic Associated | Active matrix liquid crystal devices |
| US5155571A (en) * | 1990-08-06 | 1992-10-13 | The Regents Of The University Of California | Complementary field effect transistors having strained superlattice structure |
| US5355002A (en) * | 1993-01-19 | 1994-10-11 | Industrial Technology Research Institute | Structure of high yield thin film transistors |
| US5323040A (en) * | 1993-09-27 | 1994-06-21 | North Carolina State University At Raleigh | Silicon carbide field effect device |
| US5587591A (en) * | 1993-12-29 | 1996-12-24 | General Electric Company | Solid state fluoroscopic radiation imager with thin film transistor addressable array |
| US5532180A (en) * | 1995-06-02 | 1996-07-02 | Ois Optical Imaging Systems, Inc. | Method of fabricating a TFT with reduced channel length |
-
1997
- 1997-12-10 GB GBGB9726094.7A patent/GB9726094D0/en not_active Ceased
-
1998
- 1998-11-13 WO PCT/IB1998/001815 patent/WO1999030369A2/en not_active Application Discontinuation
- 1998-11-13 KR KR1019997007175A patent/KR100621488B1/en not_active IP Right Cessation
- 1998-11-13 JP JP53041799A patent/JP2001511317A/en not_active Abandoned
- 1998-11-13 EP EP98951630A patent/EP0974164A2/en not_active Withdrawn
- 1998-12-10 US US09/209,085 patent/US6064091A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB9726094D0 (en) | 1998-02-11 |
| EP0974164A2 (en) | 2000-01-26 |
| KR100621488B1 (en) | 2006-09-13 |
| US6064091A (en) | 2000-05-16 |
| WO1999030369A3 (en) | 1999-08-26 |
| WO1999030369A2 (en) | 1999-06-17 |
| JP2001511317A (en) | 2001-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100621488B1 (en) | Thin film transistors and electronic devices comprising such | |
| US5365079A (en) | Thin film transistor and display device including same | |
| US5650637A (en) | Active matrix assembly | |
| US6545319B2 (en) | Thin film transistors | |
| US4723838A (en) | Liquid crystal display device | |
| US4864376A (en) | Thin-film transistor and method of fabricating the same | |
| TWI383504B (en) | Apparatus and method for a thin film transistor (tft) array panel | |
| KR100247628B1 (en) | Liquid crystal display element and its manufacturing method | |
| JPH05251705A (en) | Thin-film transistor | |
| US6180438B1 (en) | Thin film transistors and electronic devices comprising such | |
| KR20050022358A (en) | Display device and photoelectric conversion device | |
| JP2001356709A5 (en) | ||
| JP2005079283A (en) | Thin film semiconductor device and its manufacturing method, electro-optical device, and electronic apparatus | |
| KR100348995B1 (en) | The method for fabricating liquid crystal display using four masks and the liquid crystal display thereof | |
| JPH0120592B2 (en) | ||
| US5508765A (en) | Matrix-addressed type display device | |
| US5677547A (en) | Thin film transistor and display device including same | |
| GB2238427A (en) | Thin film diode devices and active matrix addressed display devices incorporating such | |
| JP2668317B2 (en) | Active matrix panel | |
| US6057182A (en) | Hydrogenation of polysilicon thin film transistors | |
| KR100339346B1 (en) | Method for fabricating liquid crystal display | |
| KR100242034B1 (en) | Thin film transistor array with light shading film | |
| KR101054340B1 (en) | Thin film transistor array panel and manufacturing method thereof | |
| KR20020077483A (en) | Thin film transistors | |
| KR100947778B1 (en) | Method of fabricating liquid crystal display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |